| コアのバージョン | Vivado のバージョン |
|---|---|
| v2.0(Rev. 6) | 2014.4 |
| v2.0 (Rev. 5) | 2014.3 |
| v2.0 (Rev. 5) | 2014.2 |
| v2.0 (Rev. 4) | 2014.1 |
| v2.0 (Rev. 3) | 2013.4 |
| v2.0 (Rev. 2) | 2013.3 |
| v2.0 (Rev. 1) | 2013.2 |
| v2.0 | 2013.1 |
| アンサー | タイトル |
|---|---|
| なし | なし |
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (ザイリンクス アンサー 63525) | オーバーフローが発生したときにオーバーフロー フラグがアサートされない | v2.0 (Rev. 6) | なし |
| (ザイリンクス アンサー 61375) | VCS-MX I-2014.03 または VCS-MX I-2014.03-2 を使用してビヘイビアー シミュレーションを実行すると、IP 出力ファイルが間違っている | v2.0 (Rev. 5) | なし |
| (ザイリンクス アンサー 55109) | パイプライン化されたストリーミング I/O アーキテクチャでユーザー定義スケーリングを使用した場合に、オーバーフロー出力が C モデルと HDL で一致しない | v1.0 | なし |
| (ザイリンクス アンサー 53465) | 2012.4 Vivado シミュレータ - DSP デジタル通信コアをシミュレーションすると「Error: Failed to find design work <Core name>」というエラー メッセージが表示される | v1.0 | v2.0 |
| AR# 54482 | |
|---|---|
| 日付 | 03/23/2015 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| ツール |
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| IP |
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