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AR# 54550

LogiCORE IP MIPI D-PHY - Vivado 2015.3 およびそれ以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーでは、MIPI D-PHY コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

MIPI D-PHY LogiCORE IP ページ:

https://japan.xilinx.com/products/intellectual-property/ef-di-mipi-csi-rx.html

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。


各バージョンにおける新機能と追加されたデバイス サポートのリスト:

  • Subsystem または IP - Vivado に含まれるコアの変更ログ ファイルを参照。
  • Subsystem または IP - 下の変更ログのリンクをクリック。
  • スタンドアロン ソフトウェア ドライバー - ザイリンクス SDK に含まれる Doxygen ドライバーの変更ログを参照。
  • スタンドアロン ソフトウェア ドライバー - Github ソフトウェア ドライバー リポジトリ

テクニカル サポートは、ザイリンクス コミュニティ フォーラムのビデオ ボードをご活用ください。

ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョンIP 変更ログIP パッチ
v4.1 (Rev. 5)2019.2(Xilinx Answer 72923)(Xilinx Answer 73316)
v4.1 (Rev. 4)2019.1.1(Xilinx Answer 72494)(Xilinx Answer 72758)
v4.1 (Rev. 3)2019.1(Xilinx Answer 72242)
v4.1 (Rev. 2)2018.3(Xilinx Answer 71806)
v4.1 (Rev. 1)2018.2(Xilinx Answer 71212)
v4.12018.1(Xilinx Answer 70699)
v4.0 (Rev. 1)2017.4(Xilinx Answer 70386)(Xilinx Answer 70530)
v4.02017.3(Xilinx Answer 69903)(Xilinx Answer 70195)
v3.1 (Rev. 1)2017.2(Xilinx Answer 69326)(Xilinx Answer 69760)
v3.12017.1(Xilinx Answer 69055)
v3.0 (Rev. 1)2016.4(Xilinx Answer 68369)(Xilinx Answer 68810)
v3.02016.3(Xilinx Answer 68021)
v2.0 (Rev. 1)2016.2(Xilinx Answer 67345)
v2.02016.1(Xilinx Answer 66930)
v1.02015.3(Xilinx Answer 65570)

一般的なガイダンス

次の表に、MIPI D-PHY コアを使用する際の一般的なガイダンスを含むアンサーを示します。

アンサー番号タイトル
(Xilinx Answer 73209)MIPI D-PHY IP の Tskewcal (スキュー キャリブレーション タイミング パラメーター) の最小値
(Xilinx Answer 72604)MIPI_DPHY_DCI @ 2.5 Gb/s の SSN 解析データの場所
(Xilinx Answer 71582)MIPI D-PHY RX または MIPI CSI-2 RX Subsystem でライン レートが高いときにパケット破損がレポートされる
(Xilinx Answer 71205)MIPI D-PHY TX を使用すると、DL*_TXREQUESTHS / CL_TXREQUESTHS を同時にアサート/ディアサートできるか
(Xilinx Answer 69530)MIPI D-PHY RX ライン レートの設定にはどれくらいのマージンがあるか
(Xilinx Answer 67249)高速データ通信までの最大スタートアップ時間について

既知の問題および修正された問題

次の表に、Vivado 2015.3 でリリースされた MIPI D-PHY コア v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー番号タイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 73633)Vivado 2019.2 を使用してライン レートを 2500 Mbps に設定しようとすると、一部の -1 パーツでタイミング エラーになる理由v4.1 (Rev. 5)v4.1 (Rev. 5)
(Xilinx Answer 73188)FIXED モードの MIPI で IDELAYCTRL_RDY が使用されないv4.1 (Rev. 4)v4.1 (Rev. 5)
(Xilinx Answer 71846)ライン レートが 600 Mbps の MIPI D-PHY TX で、最初の HS 転送の後に出力信号の送信が止まってしまうv4.1 (Rev. 1)v4.1 (Rev. 2)
(Xilinx Answer 69531)MIPI DPHY RX をシミュレーションすると system_rst_in に対して「ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin」という警告メッセージが表示されるv3.1v4.0
(Xilinx Answer 70591)MIPI D-PHY IP v4.0 の IDEALY タップ値をオンザフライで変更可能か (7 シリーズ デバイスをターゲットにした IP)v4.0v4.1
(Xilinx Answer 70581)UltraScale+ デバイスをターゲットにすると MIPI RX IP で SoT/ECC/CRC エラーが発生するv4.0 (Rev. 1)v4.1
(Xilinx Answer 70196)7 シリーズ デバイスでは自動キャリブレーションと外部 IDELAYCTRL を使用する合成デザインで高速レーンが未接続のままになるv4.0v4.0 (Rev. 1)
(Xilinx Answer 69671)7 シリーズ デバイスを使用して MIPI D-PHY TX をインプリメントすると、HS から LP への伝送中に出力にオーバーシュートが見られるv3.1 (Rev. 1)v4.0
(Xilinx Answer 69931)MIPI D-PHY TX を使用すると HS-PREPARE の長さが MIPI D-PHY仕様 v1.1 に違反するv3.1 (Rev. 1)v4.0 (Rev. 1)
(Xilinx Answer 69766)MIPI D-PHY TX を使用すると、レーン間の SoT 信号にスキューが見られるv3.1 (Rev. 1)v4.0 (Rev. 1)
(Xilinx Answer 67365)SoT パターンのレシーバー IP の予期動作と、BC を送信し、B8 を受信するとエラーがない理由v2.0v3.0
(Xilinx Answer 69274)MIPI D-PHY RX で ulpsactivenot が 1 クロック間しかアサートされないv3.1v4.1
(Xilinx Answer 69057)MIPI DPHY RX IP または MIPI CSI-2 RX Subsystem から SOTSynchs エラーが生成されるのはなぜかv3.0 (Rev. 1)v3.1
(Xilinx Answer 68603)スレーブ モード (サンプル デザインの共有ロジック) の D-PHY RX IP でマスター モード (コアの共有ロジック) の D-PHY RX IP とリソースを共有すると機能しないv3.0 (Rev. 1)v3.1
(Xilinx Answer 68603)2016.4 にアップデートした後スレーブ IP が機能しないv3.0 (Rev. 1)v3.1
(Xilinx Answer 67296)MIPI D-PHY IP でのマルチレーンのサポートv2.0v3.1
(Xilinx Answer 67258)高速モードでの受信時に rxvalidhs の動作が変更される理由v1.01.0v2.0

改訂履歴
2020/04/24既知の問題および修正された問題の表に (Xilinx Answer 73633) を追加
2020/02/04[IP パッチ] 列に (Xilinx Answer 73316) を追加し、既知の問題および修正された問題の表をアップデート。(Xilinx Answer 73330) を追加
2019/12/23一般的なガイダンスに (Xilinx Answer 73209) を追加
2019/11/13バージョン対照表に Viado 2019.2 までの IP バージョンを追加
2019/07/30一般的なガイダンスの表に (Xilinx Answer 72604) を追加し、バージョン対照表に v4.1 (Rev. 4) を追加
2019/06/21(Xilinx Answer 66088) を削除
2019/05/13バージョン対照表に (Xilinx Answer 71846) および v4.1 (Rev. 3) を追加
2019/01/18一般的なガイダンスに (Xilinx Answer 71582) を追加し、バージョン対照表に v4.1 (Rev. 1) および v4.1 (Rev. 2) を追加
2018/06/08(Xilinx Answer 71205) を追加
2018/05/25バージョン対照表に (Xilinx Answer 70530) を追加
2018/04/13(Xilinx Answer 69530) および (Xilinx Answer 69531) を追加
2018/04/04バージョン対照表に v4.1 を追加し、(Xilinx Answer 70196)、(Xilinx Answer 70581)、および (Xilinx Answer 70591) を追加
2018/01/25(Xilinx Answer 69274) を追加
2018/01/18バージョン対照表に v4.0 (Rev. 1) を追加
2017/11/03(Xilinx Answer 69766)、(Xilinx Answer 69671)、(Xilinx Answer 69931)、および (Xilinx Answer 69760) を追加
2017/10/23バージョン対照表に v3.1 (Rev. 1) および v4.0 を追加し、(Xilinx Answer 67365) を追加
2017/06/05(Xilinx Answer 69274) を追加
2017/04/05バージョン対照表に v3.1 を追加し、(Xilinx Answer 68810) および (Xilinx Answer 69057) を追加
2017/02/07バージョン対照表に v2.0 (Rev. 1)、v3.0、および v3.0 (Rev. 1) を追加し、(Xilinx Answer 68603) を追加
2016/05/31(Xilinx Answer 67258)、(Xilinx Answer 67296)、および (Xilinx Answer 67249) を追加
2016/04/06バージョン対照表に v2.0 を追加
2015/12/07(Xilinx Answer 66088) を追加
2015/09/30初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
56852 ザイリンクス マルチメディア、ビデオ、および画像ソリューション センター - 主な問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
67296 LogiCORE IP MIPI D-PHY Controller v2.0 - MIPI D-PHY IP でのマルチレーンのサポート N/A N/A
67249 LogiCORE IP MIPI D-PHY Controller - What is the maximum value of start-up time before High-speed data transfer? N/A N/A
67258 LogiCORE IP MIPI D-PHY v2.0 - 高速モードでの受信時に rxvalidhs の動作が変更される理由 N/A N/A
68603 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) – スレーブ モード (サンプル デザインの共有ロジック) の D-PHY RX IP が マスター モード (コアの共有ロジック) の D-PHY RX IP とリソースを共有すると機能しない N/A N/A
69057 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - MIPI DPHY RX IP または MIPI CSI-2 RX Subsystem から SOTSynchs エラーが生成されるのはなぜか N/A N/A
69173 2017.1 LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) - LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) のパッチ アップデート N/A N/A
69250 LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) - 一部のライン レートの設定について MIPI トランスミッターのクロック/データが中央揃えの関係にならない N/A N/A
69274 LogiCORE IP MIPI D-PHY v3.1, v3.1 (Rev. 1) および v4.0 (Rev. 1) - MIPI D-PHY RX で ulpsactivenot が 1 クロック間しかアサートされない N/A N/A
69530 LogiCORE MIPI D-PHY および MIPI CSI-2 RX Subsystem - MIPI D-PHY RX ライン レートの設定にはどれくらいのマージンがあるか N/A N/A
67365 LogiCORE IP MIPI D-PHY v2.0 - SoT パターンのレシーバー IP の予期動作と、BC を送信し、B8 を受信するとエラーがない理由 N/A N/A
69931 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - MIPI D-PHY TX を使用すると HS-PREPARE の長さが MIPI D-PHY仕様 v1.1 に違反する N/A N/A
69766 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - MIPI D-PHY TX を使用すると、レーン間の SoT 信号にスキューが見られる N/A N/A
69671 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - 7 シリーズ デバイスを使用して MIPI D-PHY TX をインプリメントすると、HS から LP への伝送中に出力にオーバーシュートが見られる N/A N/A
69760 2017.2 MIPI D-PHY v3.1 (Rev. 1) - LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) のパッチ アップデート N/A N/A
70196 LogiCORE IP MIPI D-PHY v4.0 - 7 シリーズ デバイスでは自動キャリブレーションと外部 IDELAYCTRL を使用する合成デザインで高速レーンが未接続のままになる N/A N/A
70581 LogiCORE IP MIPI D-PHY Controller v4.0 (rev.1) (または MIPI CSI-2 Receiver Subsystem v3.0 (Rev. 1)) - UltraScale+ デバイスをターゲットにすると MIPI RX IP で SoT/ECC/CRC エラーが発生する N/A N/A
70591 LogiCORE IP MIPI D-PHY v4.0 - MIPI D-PHY IP v4.0 の IDEALY タップ値をオンザフライで変更可能か(7 シリーズ デバイスをターゲットにした IP) N/A N/A
70530 2017.4 LogiCORE IP MIPI D-PHY v4.0 (rev.1) - MIPI D-PHY LogiCORE IP v4.0 (rev.1) のパッチ アップデート N/A N/A
69531 LogiCORE MIPI D-PHY v3.1, MIPI CSI-2 Rx Subsystem v2.2 (Rev. 1) - MIPI DPHY RX をシミュレーションしていると「ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin'' on system_rst_in」という警告メッセージが表示される N/A N/A
71205 LogiCORE IP MIPI D-PHY v4.0 - MIPI D-PHY TX を使用すると、DL*_TXREQUESTHS / CL_TXREQUESTHS を同時にアサート/ディアサートできるか N/A N/A
71374 MIPI D-PHY - UltraScale+ デバイス - 同じバンクにある 2 つの IP インスタンスを同時にリセットする必要がある N/A N/A
71582 2018.2 LogiCORE IP MIPI D-PHY v4.1 (rev.1) MIPI CSI-2 RX Subsystem v3.0 (rev.3) - MIPI D-PHY RX または MIPI CSI-2 RX Subsystem でライン レートが高いときにパケット破損がレポートされる N/A N/A
73330 LogiCORE IP MIPI D-PHY v4.1 (rev.5) - 1500 Mbps ライン レート設定で IP が生成されると MIPI D-PHY TX INIT_DONE がアサートされない N/A N/A
73316 LogiCORE IP MIPI D-PHY v4.1 (Rev. 5) - MIPI D-PHY LogiCORE IP v4.1 (Rev. 5) 用のパッチ アップデート N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
65242 MIPI CSI-2 Receiver Subsystem - Vivado ツール 2015.3 バージョン以降のリリース ノートおよび既知の問題 N/A N/A
67896 MIPI CSI-2 Transmitter Subsystem - Vivado ツール 2016.3 バージョン以降のリリース ノート N/A N/A
AR# 54550
日付 05/01/2020
ステータス アクティブ
種類 リリース ノート
デバイス
IP