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AR# 54643

7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーは 7 Series Integrated Block for PCI Express コアのリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。

既知の問題の過去ログおよび ISE のサポート情報は、XTP025 - 『IP リリース ノート ガイド』を参照してください。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

一般情報

  • 7 Series Integrated Block for PCI Express v1.11 コアのリリース ノートについては、(Xilinx Answer 40469) を参照してください。

サポートされるデバイスは次の場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

v3.3 での変更点 (Rev2)

  • 修正点
    • Rootport モードに [Slot Implemented] オプションを選択した場合に、[Capabilities Register] 値が 0x0142 と表示されるようにコア コンフィギュレーション GUI のテキストをアップデート
  • その他
    • xc7a12t、xc7a12t、xc7a25t、xc7a25ti および xc7z012s デバイスのサポートを追加
    • 1 つまたは複数のサブコアにおけるリビジョン変更

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v3.3 (Rev2)2016.3
v3.3 (Rev 1)2016.2
v3.32016.1
v3.2 (Rev1)2015.4
v3.22015.3
v3.1 (Rev 1)2015.2
v3.12015.1
v3.0 (Rev 4)2014.4
v3.0 (Rev3)2014.3
v3.0 (Rev 2)2014.2
v3.0 (Rev1)2014.1
v3.02013.4
v2.22013.3
v2.12013.2
v2.02013.1
v1.82012.4


デザイン アドバイザリ

(Xilinx Answer 62296)7 Series/Virtex-7 FGPA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express (Vivado 2014.1/2014.2/2014.3) - Gen1 としてコンフィギュレーションされたコアをインプリメントすると constant_clock および unconstrained_internal_endpoints がレポートされる
(Xilinx Answer 62770)GTP デバイスでのリンク トレーニングに関する問題


既知の問題および修正された問題

次の表は、Vivado 2013.1 でリリースされた 7 Series Integrated Block for PCI Express コア v2.0 以降の既知の問題をまとめたものです。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル
問題の発生したバージョン
修正
バージョン
(Xilinx Answer 63182)
Artix-7 デバイスで断続的にリンクをトレーニングできないことがある3.13.1 (Rev1)
(Xilinx Answer 62854)余分な BUFG の使用 3.0 (Rev3)3.0 (Rev4)
(Xilinx Answer 61651)RP モードのセカンダリ バス リセットが予測どおりに機能しない3.0 (Rev2)未修正
(Xilinx Answer 61652)ModelSim PE および DE のサポート3.0 (Rev2)未修正
(Xilinx Answer 60570)
サンプル デザインの Root Port モデルにノンポスティッド トランザクションが受信されない3.0 (Rev2)3.0 (Rev3)
(Xilinx Answer 61402)
k70tfbg676-2 デバイス用の PCIe x8Gen2 PIO サンプル デザインがタイミング エラーになる3.0 (Rev2)v3.0 (Rev 4)
(Xilinx Answer 61249) RP モードで [Enable Pipe Simulation] および [Enable External PIPE Interface] オプションがディスエーブルになっている 3.0 (Rev2)v3.0 (Rev3)
(Xilinx Answer 59375)Artix-7 デバイス用に VHDL で生成されたコアを VCS/ModelSim でシミュレートしようとするとエラーが発生する 3.0未修正
(Xilinx Answer 59900)合成/インプリメンテーション後のネットリストの論理/タイミング シミュレーションのサポート 3.0 (Rev1)未修正
(Xilinx Answer 58738)Zynq 7015 (clg485 パッケージ) / Artix 35t (cpg236 および csg325 パッケージ) および 50t デバイスのサポート 3.03.0 (Rev1)
(Xilinx Answer 58628)「CRITICAL WARNING/proj [Route 35-39] The design did not meet timing requirements」という警告メッセージが表示される3.03.0 (Rev1)
(Xilinx Answer 58604)コアを v2.0/v2.1 から v2.2 にアップグレードすると外部ポートがアップデートされる2.2なし
(Xilinx Answer 57823)Artix-7 SBG484 デバイスのサポート2.23.0
(Xilinx Answer 57764)VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される2.23.0
(Xilinx Answer 58052)サポートされるターゲット言語とシミュレータ言語の組み合わせ2.2未修正
(Xilinx Answer 55529)CDC (Clock Domain Crossing) の問題2.02.1
(Xilinx Answer 55537)Zynq プロダクション デバイス用のコアの生成方法2.02.1
(Xilinx Answer 55311) 128 ビット インターフェイス幅用に生成されたコアの VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生する2.02.1
(Xilinx Answer 53250)userclk1 でのセットアップ タイミング違反1.82.2
(Xilinx Answer 53550)128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される)1.72.1
(Xilinx Answer 50683) ベクターごとの MSI マスキング機能のサポート1.7未修正
(Xilinx Answer 50692)リカバリになるプロセスで、一部の DLLP/TLP がコアによって削除される場合がある1.4未修正
(Xilinx Answer 50835)Root Port コンフィギュレーションの VHDL シミュレーション サポート1.63.0
(Xilinx Answer 47626)エンドポイント コンフィギュレーションでの VHDL シミュレーション サポート1.42.2
(Xilinx Answer 47628)特定の IP コンフィギュレーションでタイミング違反が発生する1.4未修正


その他の情報


(Xilinx Answer 62530)7-Series FPGAs Transceivers Wizard - 2014.3 以降における PCIe GT Wrapper サポート
(Xilinx Answer 67039)7 Series Integrated Block for PCI Express (Vivado 2014.3) - Gen2x1 デザインでのリンク トレーニングの問題
(Xilinx Answer 60606)BAR サイズが大きいと Tandem PCIe の第 2 段階のビットストリーム プログラムでエラーが発生する
(Xilinx Answer 51950)Tandem PCIe を使用した PCI Express リンクでの 2 段目のビットストリーム読み込み
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(Xilinx Answer 55084)7 Series Integrated Block Wrapper for PCI Express v2.0 - Verilog インスタンシエーションの信号名を大文字から小文字に変更
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(Xilinx Answer 58495)ザイリンクス PCI Express 割り込みデバッグ ガイド
(Xilinx Answer 61596)7 Series Integrated Block for PCI Express 用 Vivado ILA 使用ガイド
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(Xilinx Answer 67006)s_axis_tx_tready がディアサーとされるとサンプル デザインの完了動作が間違っている


改訂履歴

2016/10/052016.3 リリース用にアップデート
2016/08/062016.2 リリース用にアップデート
2016/04/132016.1 リリース用にアップデート
2015/11/242015.4 用にアップデートリリース用にアップデート
2015/10/062015.3 リリース用にアップデート
2015/06/242015.2 リリース用にアップデート
2015/04/152015.1 リリース用にアップデート
2014/11/242014.4 リリース用にアップデート
2014/11/20(Xilinx Answer 62530)(Xilinx Answer 62770) および (Xilinx Answer 62854) を追加
2014/11/09(Xilinx Answer 62296) を追加
2014/10/082014.3 リリース用にアップデート
2014/08/26(Xilinx Answer 61651) を追加
2014/06/05(Xilinx Answer 61652) を追加
2014/07/31(Xilinx Answer 60570) を追加
2014/07/07(Xilinx Answer 61402) を追加
2014/06/24(Xilinx Answer 61249) を追加
2014/06/042014.2 リリース用にアップデート
2014/05/28(Xilinx Answer 60606) を追加
2014/04/162014.1 リリース用にアップデート
2014/02/28(Xilinx Answer 58738) を追加
2013/12/182013.4 リリース用にアップデート
2013/10/232013.3 リリース用にアップデート
2013/10/07(Xilinx Answer 57764) を追加
2013/06/192013.2 リリース用にアップデート
2013/06/13(Xilinx Answer 55529) を追加
2013/05/02(Xilinx Answer 55537) を追加
2013/04/03初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45382 Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 54643
作成日 02/28/2013
最終更新日 10/13/2016
ステータス アクティブ
タイプ リリース ノート
IP
  • 7 Series Integrated Block for PCI Express (PCIe)