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AR# 54663

LogiCORE IP FIFO Generator - Vivado 2013.1 およびそれ以降のツール バージョンのリリース ノートおよび既知の問題

説明

このアンサーでは、LogiCORE FIFO Generator コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

LogiCORE FIFO Generator IP ページ:
http://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/fifo_generator.html

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v13.1 (Rev. 2)2016.3
v13.1 (Rev. 1)2016.2
v13.12016.1
v13.0 (Rev. 1)2015.4.2
v13.0 (Rev. 1)2015.4.1
v13.0 (Rev. 1)2015.4
v13.02015.3
v12.0 (Rev.4)2015.2.1
v12.0 (Rev.4)2015.2
v12.0 (Rev.4)2015.1
v12.0 (Rev.3)2014.4.1
v12.0 (Rev.3)2014.4
v12.0 (Rev.2)2014.3
v12.0 (Rev. 1)2014.2
v12.02014.1
v11.0 (Rev. 1)2013.4
v11.02013.3
v10.0 (Rev. 1)2013.2
v10.02013.1
v9.32012.4
v9.32012.3
v9.22012.2
v9.12012.1

一般的なガイダンス

次の表に、LogiCORE IP FIFO Generator コアを使用する際の一般的なガイダンスを含むアンサーを示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。


アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 42571)Virtex-5、Virtex-6、Spartan-6、7 シリーズ ブロック RAM - イネーブル ピンにセットアップおよびホールド タイム違反があると最初の読み出しまたは書き込みでエラーが発生することがあるなしなし
(Xilinx Answer 67459)2016.1/2016.2 FIFO Generator: AXI Stream FIFO: FIFO に有効なデータが書き込まれていない場合リセットのディアサート後に m_axis_tvalid が High になるv13.1v13.1 Rev2
(Xilinx Answer 68034)同期ステージ数オプションを変更すると FIFO Generator GUI の後続タブがリセットされるv13.0 Rev1v13.1 Rev2
(Xilinx Answer 67706)7 シリーズ プロジェクトを UltraScale デバイスにアップグレードすると「WARNING: [IP_Flow 19-3374]」という警告メッセージが表示されるv13.1 Rev1なし
(Xilinx Answer 65299)2015.4: IP OOC 合成 run で「[IP_Flow 19-3664]」や「[Synth 8-312]」という警告メッセージが表示されるv13.0 Rev1 / v8.3 Rev1
v13.1 / v8.3 Rev2
(Xilinx Answer 66627)2015.4: FIFO generator、Block Memory Generator、および Distributed Memory Generator IP の Verilog ビヘイビア モデルv13.0 Rev1 / v8.3 Rev1v13.1 / v8.3 Rev2
(Xilinx Answer 62176)FIFO Generator v12.0 - FIFO Generator のビヘイビアー モデルをシミュレーションしているとかなりの数の警告メッセージが表示される
v12.0v12.0 Rev4
(Xilinx Answer 56009)
FIFO Generator v9.3 - FIFO Generator コアのスタンドアロンで複数のインスタンスがデザインに含まれる場合にビルトイン FIFO に対する構造シミュレーションを Vivado ツールで実行する方法
v12.0なし

既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた LogiCORE FIFO Generator コア v10.0 以降の既知の問題を示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

  • このコアには既知の問題はありません。

変更ログ履歴

2016.3:

* バージョン 13.1 (Rev. 2)

* ポートの変更: 安全回路がイネーブルになっている場合、wr_rst_busy および rd_rst_busy ポートが利用可能になる

* バグの修正: HASH(0x10f31430)

* 機能の向上: 安全回路を [Output Register] および [Enable Reset Synchronization] オプションから独立化

* その他: 今後のデバイスに対してサポートを追加

ソース HDL ファイルを 1 つのファイルにまとめて合成およびシミュレーションを高速化。ユーザーが変更する必要なし

* 1 つまたは複数のサブコアでリビジョンを変更

2016.2:

* バージョン 13.1 (Rev. 1)

* 1 つまたは複数のサブコアでリビジョンを変更

2016.1:

* バージョン 13.1

* Verilog ビヘイビアー モデルのみを追加

* 独立クロック分散 RAM FIFO の制約を変更。このため CDC-1 警告メッセージが表示される可能性がありますが、無視しても問題はありません。

* エンベデッド レジスタ/ファブリック レジスタ、またはその両方を提供するため、出力レジスタ オプションをアップデート

* ECC モードが選択されている場合、ビルトイン FIFO のエンベデッド レジスタ オプションを提供するため、FIFO Generator GUI をアップデート

* UltraScale および UltraScale+ のビルトイン FIFO コンフィギュレーションに対し、Programmable Full および Programmable Empty Threshold の範囲を小さくする変更。しきい値範囲の具体的な変更内容に関しては、『FIFO Generator 製品ガイド』 (PG057) を参照

* 前のバージョンのコアが最新版にアップグレードされると、Programmable Full および Programmable Empty Threshold の値がデフォルト値にリセットされる。この問題を修正。

* 1 つまたは複数のサブコアでリビジョンを変更

2015.4.2:

* バージョン 13.0 (Rev. 1)

* 変更なし

2015.4.1:

* バージョン 13.0 (Rev. 1)

* 変更なし

2015.4:

* バージョン 13.0 (Rev. 1)

* ビヘイビア モデルで安全回路に関する警告を修正

2015.3:

* バージョン 13.0

* 非同期リセット設定に対して追加の安全回路オプションを提供。

* VHDL ビヘイビアー モデルのみを配布。

* 7 シリーズ共通クロック ブロック RAM FIFO に対して非同期ポート幅サポートを追加

* ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

2015.2.1:

* バージョン 12.0 (Rev. 4)

* 変更なし

2015.2:

* バージョン 12.0 (Rev. 4)

* 変更なし

2015.1:

* バージョン 12.0 (Rev. 4)

* 暗号化されていないビヘイビアー モデルを配信。

* クロック ポートに FREQ_HZ パラメーターを追加することにより独立したクロック周波数設定をイネーブル

* ビルトイン FIFO コンフィギュレーションに対するビヘイビアー シミュレーションをイネーブルにすることで、シミュレーション ファイル名と配信構造を変更。

* 今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に決定

2014.4.1:

* バージョン 12.0 (Rev. 3)

* 変更なし

2014.4:

* バージョン 12.0 (Rev. 3)

* DRC 警告メッセージの数を低減。

* 内部デバイス ファミリを変更。機能上の変更はありません。

* 暗号化ソース ファイルを連結してファイル数およびシミュレータのコンパイル時間を削減

2014.3:

* バージョン 12.0 (Rev. 2)

* UltraScale デバイスに非同期 AXI ストリーム パケット FIFO のサポートを追加

* UltraScale デバイスに非同期 AXI ストリーム パケット FIFO の書き込みデータ カウントおよび読み出しデータ カウントのサポートを追加

* UltraScale デバイスに対し、非対称ポート幅オプションが有効になっている場合、共通クロック ブロック RAM FIFO の書き込みデータ カウントおよび読み出しデータ カウントのサポートを追加。

* UltraScale デバイスに低レイテンシ ビルトイン FIFO のサポートを追加。

2014.2:

* バージョン 12.0 (Rev. 1)

* 内部自動化を改善するため再パッケージ。機能上の変更はありません。

2014.1:

* バージョン 12.0

* ビルトイン FIFO コンフィギュレーションの非同期リセット ポート (rst) を、UltraScale のビルトイン FIFO コンフィギュレーションから削除。以前リリースされているコアからアップグレードする場合、rst ポートは srst ポートに置き換えられる。

* 同期リセット (srst) のメカニズムを UltraScale デバイス用に変更。 FIFO Generator は wr_rst_busy および rd_rst_busy の出力ポートを提供。wr_rst_busy がアクティブ Low の場合、コアは書き込み操作の準備が完了、また rd_rst_busy がアクティブ Low の場合は、コアは読み出し操作の準備が完了。

* UltraScale デバイスに対し、共通クロック ブロック RAM FIFO、共通クロック ビルトイン FIFO、および独立クロック ビルトイン FIFO のコンフィギュレーションで、非対称ポート幅のサポートを追加

* UltraScale デバイスに対し、共通クロック ビルトイン FIFO および独立クロック ビルトイン FIFO のコンフィギュレーションにのみ、sleep 入力ポートを追加

* 内部デバイス ファミリ名を変更。機能上の変更はありません。

2013.4:

* バージョン 11.0 (Rev. 1)

* UltraScale デバイスのサポートを追加

* UltraScale デバイスの場合のみ共通クロック ビルトイン FIFO がデフォルト インプリメンテーション タイプとして設定される

* UltraScale デバイスの場合のみ、ブロック RAM およびビルトイン FIFO に対しエンベデッド レジスタ オプションが常に ON

* UltraScale デバイスの場合のみ FIFO Generator で使用する前に、wr_clk/clk に基づいてリセットはサンプルされてから同期化される

2013.3:

* バージョン 11.0

* AXI ID タグ (s_axi_wid および m_axi_wid) を AXI プロトコル タイプ (AXI4、AXI3) により決定。以前リリースされているコアからアップグレードする場合、AXI_Type = AXI4_Full なら、これらの信号は削除。

* AXI ロック信号 (s_axi_awlock、m_axi_awlock、s_axi_arlock、および m_axi_arlock) を AXI プロトコル タイプ (AXI4、AXI3) により決定。AXI_Type = AXI4_Full の場合、以前にリリースされたコアからアップグレードする際にこれらの信号の幅を 2 ビットから 1 ビットに削減

* AXI4-Stream FIFO モードの場合にパケット サイズの制限を削除。パケット サイズは最大で FIFO 深さに設定することが可能

* IP インテグレーターのサポートを拡張

* 合成およびシミュレーションの警告メッセージの数を低減

* Cadence IES および Synopsys VCS シミュレータのサポートを追加

* GUI のスピードと反応を向上。機能上の変更はありません。

* 同期ステージの最大数を 4 から 8 に増加。同期ステージ数が 4 を超える場合は最小 FIFO 深さが 32 に制限

2013.2:

* バージョン 10.0 (Rev. 1)

* 制約の処理順序を変更

2013.1:

* バージョン 10.0

* ネイティブ Vivado リリース

* この IP に対する機能上またはインターフェイスの変更はない。2013.1 以降の Vivado で固有のバージョンをサポートするためにバージョン番号を変更。

改訂履歴

2013/04/03 - 初版

 

AR# 54663
作成日 02/28/2013
最終更新日 10/14/2016
ステータス アクティブ
タイプ リリース ノート
デバイス
  • Zynq-7000
  • Artix-7
  • Kintex-7
  • Virtex-7
ツール
  • Vivado Design Suite
IP
  • FIFO Generator