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AR# 54912

Block Mem Generator v7.3 - 正しい出力値を読み出すのに必要なブロック RAM ポート イネーブル信号 (ENB) のアサート クロック サイクル数

説明

データ セット (n) を読み出すのに、ENB を何サイクル間アサートする必要がありますか。

コアから読み出された最終データが間違っています。

ソリューション

ENB 信号のアサートはコア レイテンシによります。

コアが正しく動作するためにイネーブル信号をアサートするのに必要なレイテンシに基づいています。


SDP コンフィギュレーションでのブロック メモリ生成には、最低 1 クロック サイクルのレイテンシがあります。


データ セット (n) を読み出すとき、(n+1) クロック サイクル間、イネーブル信号 ENB をアサートする必要があります。


プリミティブ出力レジスタおよびコア出力レジスタの機能は、このコアではオプションです。

コアの GUI でこれらの機能をイネーブルにしている場合、プリミティブおよび出力レジスタをイネーブルにしたコアで、すべて (n) のデータを読み出すには、(n+3) クロック サイクル間、ポート B およびイネーブル ENB をアサートする必要があります。

データ セット (n) を読み出すときに何サイクル ENB をアサートする必要があるかを確認するための式は次のとおりです。


ENB アサートのためのクロック サイクル =  n データ + (プリミティブ出力レジスタ (オプション) + コア出力レジスタ (オプション) + 1 ) x レイテンシ


AR# 54912
作成日 03/14/2013
最終更新日 11/21/2014
ステータス アクティブ
タイプ 一般
デバイス
  • FPGA デバイス ファミリ
ツール
  • ISE Design Suite
  • Vivado Design Suite
IP
  • Block Memory Generator