AR# 55242

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LogiCORE IP FIR Compiler v7.0 - 合成後およびインプリメンテーション後のネットリスト出力とビヘイビア シミュレーション出力の不一致

説明

Vivado Design Suite 2013.1 を使用して FIR Compiler v7.0 をシミュレーションすると、合成後およびインプリメンテーション後のネットリスト出力が次の点で、ビヘイビア シミュレーション出力と異なります。

  • 合成後ネットリストをシミュレーションすると、シミュレーション モデルと比較した場合 M_AXIS_DATA_TDATA の不一致エラーが何度も表示されます。
  • インプリメンテーション後のネットリストまたはハードウェアの操作をシミュレーションすると、リセットの直後少しの間 (コアのデータ レイテンシなど) ですが、所望動作 (シミュレーション モデルなど) と一致しないというメッセージが表示されますが、これは一過性のもので、やがて表示されなくなります。

ソリューション

これは v7.0 での既知の問題で、次の FIR Compiler コンフィギュレーションにのみ発生します。

  • ARESETn = TRUE and
  • データ ベクター リセット = TRUE
  • アーキテクチャが分数デシメーション、または転置 (Transpose) アーキテクチャの場合

これは、コアでデータ ブロック RAM へのリセット信号が間違ってコンフィギュレーションされているために発生します。

この問題を回避するには、FIR Compiler v7.0 でデータ リセットを使用しないでください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54502 Vivado 2013.1 およびそれ以降のバージョンの LogiCORE IP FIR Compiler のリリース ノートおよび既知の問題 N/A N/A
AR# 55242
日付 08/26/2013
ステータス アクティブ
種類 一般
デバイス
ツール
IP
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