説明

問題の発生したバージョン : v1.9/v2.0

修正バージョンおよびその他の既知の問題 :

• v1.9 は (Xilinx Answer 40469) を参照
• v2.0 は (Xilinx Answer 54643) を参照

128 ビット インターフェイス幅用に生成された 7 Series Integrated Block for PCI Express v1.9/v2.0 の VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生します。

ソリューション

これは既知の問題で、今後のリリースで修正される予定です。

この問題を回避するには、test_interface.vhd ファイルで PROC_TX_MEMORY_WRITE_64 を次のように変更します。

 case ((int_length -1) mod 4) is
        --when 1 => trn_trem_n_c <= "11";
        --when 2 => trn_trem_n_c <= "10";
        --when 3 => trn_trem_n_c <= "01";
        --when 0 => trn_trem_n_c <= "00";
          when 0 => trn_trem_n_c <= "11";
          when 1 => trn_trem_n_c <= "10";
          when 2 => trn_trem_n_c <= "01";
          when 3 => trn_trem_n_c <= "00";
          when others => null;
      end case;

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴

2013/04/03 - 初版