説明

問題の発生したバージョン : MIG 7 Series v1.9
修正されたバージョン : (ザイリンクス アンサー 54025) を参照してください。

MIG 7 Series DDR3/DDR2 デザインでは、リード レベリング キャリブレーションの後に PRBS リード レベリング キャリブレーションが実行され、読み出しキャプチャ クロックの中央揃えが調整されます。MIG 7 Series v1.9 RTL では、コードのある行が不正にコメントアウトされており、PRBS リード レベリング キャリブレーション段階 (Phaser_IN ブロックへのインクリメントおよびデクリメント) の結果が適用されず、実行されなかったのと同じ結果になります。キャリブレーションでエラーは発生しませんが、PRBS リード レベリング キャリブレーションでの調整は適用されません。このため、キャリブレーション後に読み出しデータ エラーが発生する可能性があります。MIG 7 Series v1.9 の RTL を手動で変更する必要があります。

この問題は、MIG 7 Series v2.0 で修正されています。MIG 7 Series v1.9 でのみこの変更が必要です。

ソリューション

この問題を回避するには、次の手順に従います。

Standard MIG 7 Series Coregen IP :

1. user_design/rtl/phy/mig_7series_v1_9_ddr_phy_prbs_rdlvl.v モジュールの 228 行目に移動します。
        //assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
   
2. この行のコメントを解除します。
       assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
   
3. ビットストリームを再生成します。

Vivado 使用に際する注記 : [Open IP Example Design] 機能を使用して MIG のサンプル デザインを用いる Vivado プロジェクトを生成すると、MIG の RTL がローカル プロジェクト ディレクトリからではなく Vivado ツール ツリーからコピーされます。ローカル プロジェクトの mig_7series_v1_9_ddr_phy_prbs_rdlvl.v ファイルがアップデートされた場合、サンプル デザインの Vivado プロジェクトにはその変更が反映されません。その際はサンプル デザインの Vivado プロジェクトで手動でアップデートを加える必要があります。

EDK MIG 7 Series IP :

Standard MIG 7 Series Coregen IP のフローを使用してローカルの MIG デザインで RTL をアップデートできます。ただし、サンプル デザインが開いている場合は、変更が反映されません。Standard MIG 7 Series Coregen IP セクションに記載されているアップデートは、次のいずれかに対して実行できます。

• Vivado ツリー : C:\Xilinx\Vivado\2013.1\ids_lite\ISE\coregen\ip\xilinx\other\com\xilinx\ip\mig_7series_v1_9\data\dlib\7series\ddr3_sdram\verilog\rtl\phy\mig_7series_v1_9_ddr_phy_prbs_rdlvl.v
• ローカルのサンプル デザイン : "example_project/mig_7series_0_example/mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl/phy/mig_7series_v1_9_ddr_phy_prbs_rdlvl.v"

AXI MIG 7 Series IP を使用している場合、要求されるアップデートの場所 (axi_7series_ddrx_v1_08_a) は次のとおりです。
Vivado ツリー : C:\Xilinx\Vivado\2013.1\ids_lite\EDK\hw\XilinxProcessorIPLib\pcores\axi_7series_ddrx_v1_08_a\hdl\verilog\mig_7series_v1_9_ddr_phy_prbs_rdlvl.v

改訂履歴
2013/05/03 - EDK MIG 7 Series IP セクションを追加
2013/04/15 - 初版

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