AR# 56217

説明

問題の発生したバージョン : v1.8.a
修正バージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series RLDRAM 3 v1.8.a でも入力タイミング スキューおよびデータ バス競合に対処するため、8 CK/CK# サイクルのバス切り替えが必要です。

ソリューション

このレイテンシを 8 から 4 に低減すると、切り替えレイテンシを改善し、バスの効率を上げることができます。

このバス切り替えレイテンシを変更するには、mig_7series_v1_8_rld_mc.v で次のようにコードを変更します。

変更前 :

localparam WR_TO_RD_CHK = (MEM_TYPE=="RLD2_CIO" || MEM_TYPE == "RLD3") ? 8 : 0;
localparam RD_TO_WR_CHK = (MEM_TYPE=="RLD2_CIO" || MEM_TYPE == "RLD3") ? 8 : 0; //12

変更後

localparam WR_TO_RD_CHK = (MEM_TYPE=="RLD2_CIO" || MEM_TYPE == "RLD3") ? 4 : 0;
localparam RD_TO_WR_CHK = (MEM_TYPE=="RLD2_CIO" || MEM_TYPE == "RLD3") ? 4 : 0; //12

注記 : 1/4 レートのメモリ コントローラーであるため、レイテンシは 4 CK サイクルの倍数である必要があります。

改訂履歴
2013/06/19 - 初版

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