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AR# 56229

MIG 7 Series RLDRAM II / 3 - デバッグ ポートが有効になっていると MIG で生成されたマルチコントローラー用サンプル デザインでタイミング エラーが発生する可能性がある

説明

問題の発生したバージョン : v1.9.a
修正バージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series RLDRAM マルチコントローラー デザインでデバッグ ポートが有効になっていると、MIG で生成されたサンプル デザインの次のパスでタイミング エラーが発生する可能性があります。

開始点

u_my_mig/c1_u_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_phy_read_top/
u_qdr_rld_phy_read_stage2_cal/cal_done_reg/C

終点

CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/shifted_data_in_reg[6][527]_srl7/D

開始点

c1_u_traffic_gen_top/u_memc_traffic_gen/tg_status/error_set_reg/C

終点

CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/shifted_data_in_reg[6][1]_srl7/D

ソリューション

これらのタイミング エラーが発生する場合は、example_top.v/ で次のコードを変更すると問題を解決できます。

変更前 :

    (*mark_debug = "TRUE" *) wire         c0_dbg_tg_compare_error;  

   (*mark_debug = "TRUE" *) wire          c0_dbg_init_calib_complete;

  assign init_calib_complete = c0_init_calib_complete & c1_init_calib_complete;

  assign tg_compare_error = c0_tg_compare_error | c1_tg_compare_error;

  assign c0_dbg_tg_compare_error = tg_compare_error;

 assign c0_dbg_init_calib_complete = init_calib_complete;

    .PROBE1 (c0_dbg_tg_compare_error),  

    .PROBE97(c0_dbg_init_calib_complete )

変更後 (太字部分) :

  //  (*mark_debug  = "TRUE" *) wire          c0_dbg_tg_compare_error;  

  //  (*mark_debug  = "TRUE" *) wire          c0_dbg_init_calib_complete;

  assign init_calib_complete = c0_init_calib_complete & c1_init_calib_complete;

  assign tg_compare_error = c0_tg_compare_error | c1_tg_compare_error;

  // assign c0_dbg_tg_compare_error = tg_compare_error;

  // assign c0_dbg_init_calib_complete = init_calib_complete;

    .PROBE1 (c0_tg_compare_error ),  

    .PROBE97(c0_init_calib_complete )

改訂履歴
2013/07/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 56229
日付 07/21/2015
ステータス アクティブ
種類 既知の問題
デバイス
IP
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