AR# 56390

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Vivado シミュレーション : Synopsys の VCS を使用した Vivado でのライブラリのコンパイルおよびシミュレーションの実行方法

説明

Vivado Design Suite では、シミュレーション ライブラリおよびモデルが ISE から変更になっています。

Vivado で VCS シミュレーションを実行するにはどうすればよいでしょうか。

ソリューション

概要 :

VCS には、論理シミュレーションとゲート レベル シミュレーションのザイリンクス モデル ライブラリを参照するのに Precompiled と Dynamic という 2 つの方法があります。

注記 : 

Vivado でのライブラリ参照方法は ISE から変更されました。変更内容は次のとおりです。
 
  • UNISIM ライブラリには論理シミュレーション モデルおよびタイミング シミュレーション モデルの両方が含まれています。
  • パラメーター xil_timing は UNISIM モデルが論理モデルかタイミング モデルかを示すようになっています。
  • 古いデバイスの論理およびタイミング シミュレーション コンポーネント モデル用にリターゲット ライブラリが含まれています。
  • XilinxCoreLib には Vivado シミュレーションは不要です。ISE ベースの古い IP がある場合はこれを含めることができます。
  • AXI BFM はライセンス ベースのもので、ライセンスが付与されていてデザインで使用されている場合は、別のコンパイル ステップが必要です。
  • Vivado の物理的ライブラリのディレクトリ パスが ISE のディレクトリから変更になっています (論理ライブラリは同じ).

詳細は、『Vivado Design Suite ユーザー ガイド ロジック シミュレーション』 (UG900) を参照してください。


Verilog 論理シミュレーション用のダイナミック ライブラリ コンパイル

VCS を使用した論理シミュレーション コマンド
    vcs -y $XILINX_VIVADO/data/verilog/src/unisims                            \
        -y $XILINX_VIVADO/data/verilog/src/unimacro                           \
        -y $XILINX_VIVADO/data/verilog/src/retarget                           \
        -y $XILINX_VIVADO/ids_lite/ISE/verilog/src/XilinxCoreLib              \    
        -f $XILINX_VIVADO/data/secureip/secureip_cell.list.f                  \
        -f $XILINX_VIVADO/data/secureip/axi_bfm/axi_bfm_cell.list.f           \
        +incdir+$XILINX_VIVADO/verilog/src +libext+.v                         \
        $XILINX_VIVADO/verilog/src/glbl.v                                     \
        +verilog2001ext+.vp -lca -Mupdate -R <testfixture>.v <design>.v
    
VCS オプションに関する注記 :  
-y                      : サブディレクトリを含める
-f                      : ファイル リストを含める
-R                      : コンパイル後にシミュレーション実行ファイルを自動的にアップデートする
+verilog2001ext+.vp     : SecureIP を verilog 2001 構文として処理する
-lca                    : SecureIP モデルの復号化を有効にする 
-Mupdate                : インクリメンタル コンパイルを有効にする
 
ライブラリに関する注記 :
unisims                 : ザイリンクス プリミティブ論理モデル
unimacro                : 大型プリミティブのマクロ モデル
retarget                : 古いアーキテクチャの unisim/simprim リターゲット ライブラリ
XilinxCoreLib           : ISE の古い IP モデル
vcs_secureip_cell.list  : 含めるセキュア IP コンポーネントのリスト
axi_bfm_cell.list       : オプションの暗号化された AXI BFM モデル (ライセンスが必要)
 
Verilog タイミング シミュレーション用のダイナミック ライブラリ コンパイル

タイミング シミュレーションは次の 3 つのステップから成ります。
 
  • シミュレーション ネットリストの生成 (timesim.v の生成)
  • ネットリストへのタイミング情報のアノテート (SDF ファイル生成)
  • VCS を使用したタイミング ネットリストおよび SDF の解析、エラボレーション、シミュレーション

Vivado でのタイミング ネットリスト/SDF の生成 :

write_verilog -mode timesim -sdf_file <sdf_file>.sdf <sim_netlist>.v
write_sdf <sdf_file>.sdf


VCS でのタイミング シミュレーション コマンド
    
 vcs +compsdf -y $XILINX_VIVADO/data/verilog/src/unisims              \
     $XILINX_VIVADO/data/verilog/src/glbl.v                           \
     -f $XILINX_VIVADO/data/secureip/secureip_cell.list.f             \
     +libext+.v +transport_int_delays +pulse_int_e/0 +pulse_int_r/0   \
     -Mupdate -R <testfixture>.v <sim_netlist>.v

VCS オプションに関する注記 :    
    -y          : ライブラリ サブディレクトリを含める
    +compsdf    : SDF ファイルのコンパイルおよびデザインへのタイミング情報のバックアノテーション
    -Mupdate    : インクリメンタル コンパイルを有効にする
 
ライブラリに関する注記 :
    unisims     : ザイリンクス プリミティブ論理/タイミング モデル

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
60154 2014.1 インストール - XILINX_VIVADO および LD_LIBRARY_PATH 環境変数が settings64.bat/sh ファイルで設定されていない N/A N/A
AR# 56390
日付 04/15/2015
ステータス アクティブ
種類 一般
ツール
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