AR# 59961

Virtex-7 FPGA Gen3 Integrated Block for PCI Express - PCISIG 準拠テスト

説明

問題の発生したバージョン : v3.0
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 54645) を参照

PCISIG の準拠テスト中に、次の問題が見られました。

1.Tektronix を使用した場合の RX ジッター テスト : このテスト中に問題が見られました。PCISIG で使用されているほかのベンダー (Agilent または Teledyne Lecroy) では、この問題は発生しませんでした。Tektronix を使用して問題が発生している場合は、それ以外のベンダーでテストをするようリクエストすることができます。PCISIG では、Tektronix 以外のベンダーでテストをパスすれば、準拠しているものとみなします。 

2. PCIeCV スピード変更テスト : PCISIG がテスト用い使用する X79 マシンで PCIeCV スピード変更テストを実行中、問題が見られました。

3. PTC L1 テスト : cfg_power_state_change_ack を 1 に設定する必要があります。

4. PCIe 3.0 のトランスミッター テスト : このテストをパスするには、アップデートされた TXPOSTCURSOR_10 の値を使用する必要があります。

このアンサーは、これらの問題を修正するパッチを提供しています。

ソリューション

パッチをインストールするには、次の手順に従ってください。

注記 : このパッチは Vivado 2013.4 用です。

Vivado ツールで IP カタログを開きます。

1.    7 シリーズの Gen3 Integrated Block for PCI Express コアを生成します。

2.    example_design ソース ディレクトリで、
/sources_1/ip/pcie3_7x_0/pcie3_7x_v3_0/source/
    次のファイルを置き換えます。
    a.    pcie3_7x_0_gt_top.v
    b.    pcie3_7x_0_pipe_wrapper.v
    c.    pcie3_7x_0_pipe_eq.v
    d.    pcie3_7x_0_rxeq_scan.v

3. xilinx_pcie_3_0_7vx.v で cfg_power_state_change_ack を 1 に設定します。 これは、サンプル デザインの最上位ラッパーです。この変更は、ユーザーが使用している最上位ラッパーで行う必要があります。

4.    Tektronix の Rx ジッター テストでの問題に対しては、次の作業を行います。
    a.    RXJITTER_TEK - デフォルトで、 pcie3_7x_0_gt_top.v でのループバック属性は FALSE に設定されています。
    b.     Tektronix Rx ジッター テスト用にこれを TRUE に設定します。
    注記 : 上記の変更は、 PCIeCV スピード変更テストには必要ありません。

5. PCIe 3.0 のトランスミッター テストに対しては次の作業を行います。

pipe_eq.v ファイルで、

次の変更を加えます。

localparam          TXPOSTCURSOR_10 = 6'd25;
変更後 :
localparam          TXPOSTCURSOR_10 = 6'd28;

これはコアの今後のリリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。

改定履歴 :
2014/04/02 - 初版
2014/04/03 - PCIe 3.0 のトランスミッター テストに対しアップデートを追加

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
Xilinx_PCISIG_patch.zip 33 KB ZIP
AR# 59961
日付 05/01/2014
ステータス アクティブ
種類 既知の問題
ツール
IP