AR# 59988

Virtex-7 FPGA Gen3 Integrated Block for PCI Express - 256 ビット AXI インターフェイスと 64 ビット BAR コンフィギュレーションに対応するアドレス アライン モードでサンプル デザインのシミュレーションにエラーが発生する

説明

問題の発生したバージョン : v3.0
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 54645)

256 ビット AXI インターフェイスおよび 64 ビット BAR コンフィギュレーションに対応するアドレス アライン モードで生成されたコアを含む Virtex-7 FPGA Gen3 Integrated Block for PCI Express のサンプル デザインをシミュレーションすると、次のエラー メッセージが表示されます。

"TIMEOUT ERROR in usrapp_tx:TSK_WAIT_FOR_READ_DATA.   Completion data never received."

ソリューション

この問題は既知の問題であり、次のリリースで修正される予定です。 

この問題を回避するには、添付されている pci_exp_ursapp_tx.v ファイルと sample_tests.vh ファイルを、プロジェクト ディレクトリにある dsport ディレクトリおよび tests ディレクトリにそれぞれコピーします。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴 :
2014/04/16 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
sample_tests.vh 17 KB VH
pci_exp_usrapp_tx.v 186 KB V
AR# 59988
日付 04/17/2014
ステータス アクティブ
種類 既知の問題
IP