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AR# 60139

7 Series FPGAs Transceiver Wizard v3.2 - リリース ノートおよび既知の問題

説明

このアンサーでは、Vivado 2014.1 デザイン ツールでリリースされた 7 Series FPGAs Transceiver Wizard v3.2 のリリース ノートおよび既知の問題を示します。

ソリューション

既知の問題およびリリース ノート

1. GTZ リセット シーケンス

問題 :
ウィザードによって生成される GTZ リセット シーケンスが、最新の推奨リセット シーケンスにアップデートされません。

回避策 :
(ザイリンクス アンサー 59038) で説明されている推奨の GTZ リセット シーケンスを、ユーザー自身でインプリメントする必要があります。

 
2.  リファレンス クロック選択

問題 :
異なるリファレンス クロック (例 : GTREFCLK1、GTNORTHREFCLK0、GTNORTHREFCLK1、GTSOUTHREFCLK0、GTSOUTHREFCLK1、GTGREFCLK) を選択しても、CPLLREFCLKSEL/PLL0REFCLKSEL/PLL1REFCLKSEL/QPLLREFCLKSEL が常に 3b001 (GTREFCLK0) に設定されます。

回避策 :
選択に基づいて、REFCLKSEL 値を次のように変更します。
001 : GTREFCLK0 を選択した場合
010 : GTREFCLK1 を選択した場合
011 : GTNORTHREFCLK0 を選択した場合
100 : GTNORTHREFCLK1 を選択した場合
101 : GTSOUTHREFCLK0 を選択した場合
110 : GTSOUTHREFCLK1 を選択した場合
111 : GTGREFCLK を選択した場合
 
3. 不正な XDC 制約

問題 :
GT Wizard IP の制約が不正であるため、カスタマー デザインに関する問題が引き起こされることがあります。

回避策 :
(ザイリンクス アンサー 60356) を参照してください。
 
4.  GTH および GTP における複数の RX のリセットに関する問題

問題 :
GTPE2 + GTHE2 のウィザードの RX モジュールすべてが一連の DRP 操作を実行します ((ザイリンクス アンサー 53779) および (ザイリンクス アンサー 53561) を参照して次を実行します)。

(a) DRP 値を読み込みます。
(b) DRP 値を書き出します (内部データ幅は 16 ビットに指定)。
(c) (a) で読み込んだ DRP 値を書き出して 20 ビットのデータ幅に復元します。

(b) の後で (c) の前にモジュールでリセットが受信された場合、次の反復時に手順 (a) で 16 ビットの内部データ幅が読み出されるため、シーケンスの最後に 16 ビットの内部データ幅に戻されます。
これは、GT が恒久的に 16 ビット モードになったことを意味しており、復元するにはデバイスを再プログラムしなければなりません。

回避策 :
DRP 操作がすべて実行されるまで、元のデータ幅の値を別のレジスタで保持します。
間でリセットが発行された場合は、データ幅を保存値に戻します。詳細は、(ザイリンクス アンサー 60489)
を参照してください。
 
AR# 60139
日付 06/16/2014
ステータス アクティブ
種類 リリース ノート
デバイス
  • Zynq-7000
  • Artix-7
  • Kintex-7
  • More
  • Virtex-7
  • Virtex-7 HT
  • Less
ツール
  • Vivado Design Suite - 2014.1
IP
  • 7 Series FPGAs Transceivers Wizard
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