このアンサーでは、 Vivado 2014.1 ツールに含まれる 7 Series FPGAs Transceivers Wizard v3.2 の GTP、GTX、および GTH トランシーバーに必要なアップデートを示します。
create_clock -period 6.4 [get_ports q3_clk1_gtrefclk_pad_n_in]
create_clock -period 16.667 [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]
create_clock -period 16.667 [get_ports sys_clk_in_p]
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]]
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]]create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_n_in}]
create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_p_in}]
次のアップデートは、ウィザードの 1 ページ目で [Include Shared Logic in Core] オプションをオンにした場合にのみ適用されます。create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]
create_clock -period 16.667 [get_ports gt0_gtrefclk0_in]
create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]この問題を Vivado 2014.1 で回避するには、このアンサーの最後にあるパッチをインストールしてください。
改訂履歴
2014/05/26 - 初版
| タイトル | サイズ | ファイルタイプ |
|---|---|---|
| ar60356_GTwizard_v3_2_preliminary_rev1.zip | 15 KB | ZIP |
| AR# 60356 | |
|---|---|
| 日付 | 05/23/2014 |
| ステータス | アクティブ |
| 種類 | デザイン アドバイザリ |
| デバイス |
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| ツール |
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| IP |
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