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AR# 60356

7 Series FPGAs Transceivers Wizard v3.2 以前のデザイン アドバイザリ - 必須の XDC 制約アップデート

説明

このアンサーでは、 Vivado 2014.1 ツールに含まれる 7 Series FPGAs Transceivers Wizard v3.2 の GTP、GTX、および GTH トランシーバーに必要なアップデートを示します。

GT Wizard v3.2 またはそれ以前のバージョンで生成した制約の中には、アップデートする必要のあるものがあります。

次のように <component_name>.xdc and <component_name>_ooc.xdc ファイルを変更してください。
 
次のアップデートは、ウィザードの 1 ページ目で [Include Shared Logic in Core] オプションをオンにした場合にのみ適用されます。

<component_name>.xdc

1. GTREFCLK では、P 側と N 側の両方のピンに制約が付いています。制約を付ける必要があるのは、バッファーの P 側のみです。
次に示すように、バッファーの N 側のピンの制約は削除する必要があります。この追加されたクロックにより、タイマーで不必要なクロック伝搬が発生します。

create_clock -period 6.4 [get_ports q3_clk1_gtrefclk_pad_n_in]

2. 次の create_clock 制約は、最上位バッファーに移動する必要があります。移動しないと、入力バッファーの挿入遅延すべてが削除され、スキュー解析で考慮されなくなります。

元の制約 :
create_clock -period 16.667 [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]

必要な制約 :
create_clock -period 16.667 [get_ports sys_clk_in_p]

3. フォルス パス制約は、DRP_CLK と TXOUTCLK の間に設定されます。set_false_path 制約ではクロック オブジェクト [get_clocks] が使用されます。 クロック オブジェクトは、グローバル名前空間の一部です。
ユーザー デザインの DRP_CLK および TXOUTCLK 間にパスが存在する場合は、これらの制約がそのパスにも適用されます。この制約は、これらのパスに適用する必要がある場合もあれば、必要のない場合もあります。
 
削除する制約 :
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]]
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]]
 
デザインに CDC パスが必要な場合は、クロックではなく、そのパスのセルを使用する必要があります。

<component_name>_ooc.xdc


<component_name>_ooc.xdc には、次の制約が含まれます。 デザインにはバッファーが含まれるので、クロック制約を <component_name>.xdc に含める必要があります。

create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_n_in}]
create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_p_in}]
次のアップデートは、ウィザードの 1 ページ目で [Include Shared Logic in Core] オプションをオンにした場合にのみ適用されます。

<component_name>_ooc.xdc 

GT refclk 制約はポートではなくネットを参照します。

元の制約 :
create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]

必要な制約 :
create_clock -period 16.667 [get_ports gt0_gtrefclk0_in]

<component_name>.xdc 

IP 階層にはバッファーがないので、次の制約は削除する必要があります。

create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]

ソリューション

この問題を Vivado 2014.1 で回避するには、このアンサーの最後にあるパッチをインストールしてください。

インストール方法については readme ファイルを参照してください。

この問題は Vivado 2014.2 リリースで修正される予定で、その時点でこのパッチは不要になります。

 

改訂履歴

2014/05/26 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
ar60356_GTwizard_v3_2_preliminary_rev1.zip 15 KB ZIP
AR# 60356
日付 05/23/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex-7
  • Virtex-7
  • Artix-7
ツール
  • Vivado Design Suite - 2014.1
IP
  • 7 Series FPGAs Transceivers Wizard
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