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AR# 60978

Zynq-7000 SoC - 自動 CS および 2 で割ったボー レートが使用されていると、QSPI コントローラーでデュアル パラレル コンフィギュレーションのフラッシュ メモリのステータスが誤って Busy とレポートされる

説明

QSPI コントローラーがデュアル パラレル モードの場合、TXD2 を使用して外部フラッシュ メモリ デバイスに読み出しステータス (RDSR) コマンドを発行すると、コントローラーで両方のフラッシュ デバイスからの WIP (Write-In-Progress) ビットが OR で結合され、その結果が最終ステータスとしてレポートされるはずです。

ところが、QSPI コントローラーの Manual_CS が自動モードに設定され、BAUD_RATE_DIV が 2 の場合、下位デバイスのみのステータスがレポートされます。

そのため、下位メモリが準備完了で上位メモリがビジー状態の場合、ステータスが不正になります。

これはサードパーティのエラッタです。修正の予定はありません。

ソリューション

 

影響 :   深刻な問題です。説明されている状況では、デュアル パラレル モードの QSPI コントローラーで、下位メモリへの前の書き込み操作に上位メモリよりも時間がかかった場合、下位メモリへの操作でエラーが発生することがあります。

回避策 :           Manual_CS を自動モードではなく手動モードに設定するか、2 以外の BAUD_RATE_DIV を使用します。

対象となるコンフィギュレーション :       QSPI コントローラーをデュアル パラレル モードで「説明」セクションにリストされている設定で使用するすべての Zynq デバイス

 

対象となるデバイス リビジョン : すべて。修正の予定はありません。

AR# 60978
日付 08/26/2014
ステータス アクティブ
種類 既知の問題
デバイス
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