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AR# 61304

MIG UltraScale - クロッキング ガイドラインおよび要件

説明

クロック ジッターを最小限に抑え、メモリ インターフェイスが正しく動作するように適切なクロック周波数および位相シフトが設定されることを確実にするため、MIG UltraScale IP には、この IP の使用時に従う必要のある非常に固有なクロッキング アーキテクチャおよびシステム入力クロック要件があります。

生成されたコアでは、すべてのクロッキング ガイドラインに従って、必要なクロッキング構造をインプリメントします。

このアンサーには、MIG UltraScale IP コアへの入力として提供されるシステム入力クロックに関する情報が含まれています。

ソリューション

クロッキング構造要件および入力クロック ソース (sys_clk_p) の共有に関する完全な詳細は、『LogiCORE IP UltraScale アーキテクチャ FPGA メモリ インターフェイス ソリューション製品ガイド』 (PG150) の「クロッキング」セクションを参照してください。 


注記 : MIG の MMCM を別の MMCM/PLL で駆動する (MMCM をカスケードする) ことはできません。

これは GCIO で直接駆動するか、CLOCK_DEDICATED_ROUTE=BACKBONE 配線上の BUFG を使用する必要があります。

規格の出力 (つまり、LVDS 出力の場合は 1.8V、LVDS_25 出力の場合は 2.5V) で必要とされる公称電圧以外の電圧レベルで電力供給される I/O バンクで LVDS および LVDS_25 という差動入力を使用する場合のガイドラインは、『UltraScale アーキテクチャ SelectIO リソース : Advance 使用ユーザー ガイド』 (UG571) の「LVDS、LVDS_25 (低電圧差動信号)」セクションを参照してください。

Vivado で IP コアを手動変更する方法の詳細は、(Xilinx Answer 57546) を参照してください。


改訂履歴 :
2015/05/26 - MMCM のカスケードはサポートされないことを記載
2015/04/01 - 2015.1 の新しいクロッキング ガイドラインを反映するよう更新
2014/10/10 - 差動l I/O 規格のセクションを更新
2014/08/04 - 初版


アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 DDR4、DDR3、QDRIV、QDRII+、RLDRAM3、LPDDR3 UltraScale および UltraScale+ - IP リリース ノートおよび既知の問題 N/A N/A
AR# 61304
日付 06/09/2015
ステータス アクティブ
種類 一般
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
IP
  • MIG UltraScale
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