AR# 61402

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7 Series Integrated Block for PCI Express v3.0 (Rev2) - k70tfbg676-2 デバイスの PCIe x8Gen2 PIO サンプル デザインでタイミングが満たされない

説明

問題の発生したバージョン : v3.0 (Rev2)
解決したバージョンおよび既知の問題 : (ザイリンクス アンサー 54643) を参照

xc7k70tfbg676-2 デバイス用の x8Gen2  7-Series Integrated Block for PCI Express v3.0 (Rev2) コアを生成したところ、PIO サンプル デザインのタイミングが満たされません。

ソリューション


この問題を回避するには、pcie_7x_0_core_top.v ファイルで次のパラメーターを 1 に設定することでパイプライン レジスタを有効にしてください。

  • TL_RX_RAM_WRITE_LATENCY
  • TL_TX_RAM_WRITE_LATENCY
  • TL_RX_RAM_RADDR_LATENCY
  • TL_TX_RAM_RADDR_LATENCY

これは、コアの今後のリリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴 :
2014/07/07 - 初版 

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54643 7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 61402
日付 07/08/2014
ステータス アクティブ
種類 既知の問題
IP
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