UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 61696

UltraScale/UltraScale+ Memory IP - funcsim.v/.vhdl 構造シミュレーション モデルはサポートされない

説明

問題の発生したバージョン: v5.0 Rev1

修正バージョン: (Xilinx Answer 58435) を参照

MIG ではビヘイビアー シミュレーションのみがサポートされ、構造 (ゲート レベル) シミュレーションはサポートされていません。

ただし、アウト オブ コンテキスト (OOC) フローを使用すると、<IP_name>_funcsim.v/.vhdl 出力ファイルが生成されます。

これは誤解を招く原因となり、<IP_name>_funcsim.v/.vhdl モデルを使用するとシミュレーション エラーが発生します。

ソリューション

ビヘイビアー シミュレーションのみがサポートされるので、構造モデルは使用しないでください。

ビヘイビアー モデルのみを実行するようにするか、ほかの IP で使用される構造モデルと組み合わせる場合は MIG IP RTL を手動でコンパイルします。

改訂履歴

2014/08/05 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 61696
日付 12/21/2017
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP
このページをブックマークに追加