AR# 62127

2014.2 Vivado 配置 - 固定されていない IODELAY セルの配置によって配線の競合が発生する

説明

デザインには、固定されていない IODELAY セル (ファブリックの信号を遅延させるのに使用され、配置を決める I/O 接続がない IODELAY コンポーネント) が含まれる場合があります。 

このような構成の場合、通常は使用中の I/O タイルで配線の競合が生じないように、配置では未使用 I/O タイルが選択されます。 

しかし、l配線で未使用の I/O タイルが選択されず、次のような配線の競合が発生する事例が確認されています。

CRITICAL WARNING: [Route 35-54] Net: down_to[0][rdata]_inferred_i_24__40/O is not completely routed. Resolution: Run report_route_status for more information.

 Unroutable connection Types:

 ----------------------------

Checking all reachable nodes within 5 hops of driver and load

Unroute Type 1 : Site pin does not reach interconnect fabric

Type 1 : HPIOB.I->SLICEL.H4

-----Num Open nets: 1

-----Representative Net: Net[18536] down_to[0][rdata]_inferred_i_24__40/O

-----IOB_X0Y318.I -> SLICE_X56Y366.H4

-----Driver Term: down_to[0][rdata]_inferred_i_24__40/IBUFCTRL_INST/O Load Term [106298]: gen_cpu_support.cpu_support_0/octeon_cpu_support_i/i_regs/share_logic.regs[1].reg_i/down_to[0][rdata]_inferred_i_6__54/I1 Driver Pin does not reach Interconnect fabric within 5 hops.

-------------------------------------------- This is from the Steps to Reproduce Problem

 -------------------------------------------- Please see attached DCP.

ソリューション

この問題は、未使用の I/O タイルを選択して固定されていないセルをそのタイルの BITSLICE_RX_TX_X?Y? サイトに制約することで回避できます。

set_property LOC {BITSLICE_RX_TX_X0Y312} [get_cells IODELAY_CELL_NAME] 
AR# 62127
日付 10/08/2014
ステータス アクティブ
種類 一般
デバイス
ツール