AR# 62375

説明

問題の発生したバージョン: 3.2

修正されたバージョンおよびその他の既知の問題: (Xilinx Answer 54648)

サンプル デザインのシミュレーション中に、[Initiator/Target Legacy] に [Port I/O Style] が選択されていると、次のエラー メッセージが表示されます。

# ** Fatal: (vsim-3363) ./../../../srio_no_hello_msg_default_example.srcs/sources_1/ip/srio_no_hello_msg_default/synth/srio_no_hello_msg_default_block.v(945): The array length (8) of VHDL port 's_axis_iotx_tuser' does not match the width (32) of its Verilog connection (11th connection).
#    Time: 0 ps  Iteration: 0  Instance: /srio_sim/srio_example_top_primary/srio_no_hello_msg_default_inst/inst/srio_no_hello_msg_default_block_inst/srio_gen2_v3_2_unifiedtop_inst File: ./../../../srio_no_hello_msg_default_example.srcs/sources_1/ip/srio_no_hello_msg_default/srio_gen2_v3_2/hdl/srio_gen2_v3_2_unifiedtop.vhd Line: 187
# FATAL ERROR while loading design

[Port I/O Style] に [Condensed I/O] を選択したときにも同じような問題が見られます。

コアの設定 GUI で [HELLO Format] がオフになっている場合にのみ、このエラー メッセージが表示されます。

ソリューション

これは既知の問題であり、今後のリリースで修正される予定です。

現時点では、[HELLO Format] をオフにしたサンプル デザインのシミュレーションはサポートされていません。

このエラーは、Questa などの一部のサードパーティのシミュレータを使用した場合に発生しますが、Vivado XSIM では発生しません。この問題を回避するには、Questa で合成後のシミュレーションを実行します。

注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2014/08/10 - 初版

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