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AR# 62483

MIG UltraScale (すべてのメモリ タイプ) のデザイン アドバイザリ - VRP ピンおよび DCI カスケードの要件

説明

このデザイン アドバイザリは、 MIG UltraScale コアに関するものです。

DCI カスケードを使用しない場合は、メモリ インターフェイス ピンを含むすべての I/O バンクで VRP ピンを接続する必要があります。

これには、アドレス/制御ピンのみに使用されるバンクなど、出力のみのバンクも含まれます。

DCI カスケードは、2133Mbps を超える速度で動作しているインターフェイスではサポートされません。

この要件は、MIG UltraScale で生成されるすべてのタイプのメモリ インターフェイスに適用されます。

ソリューション

DCI カスケードを使用しないデザイン :


出力のみのバンクを含むすべての I/O バンクで VRP ピンを接続する必要があるという要件は、reset_n を除くすべての I/O に DCI I/O 規格が使用され、VRP が必要だからです。

出力の DCI 規格 (SSTL*_DCI など) は、制御出力インピーダンスを使用するために 2014.4 で追加されました。

以前の出力では、VRP ピン上の外部基準抵抗にキャリブレーションされる制御 DCI ではなく、キャリブレーションされないインピーダンス オプションが使用されていました。

制御出力インピーダンスは、温度、プロセス、または電圧の変動を補正するキャリブレーション ルーチンを追加します。

『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571) の DCI に関するすべての規則に従う必要があります。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=UltraScale


reset_n は DCI I/O 規格を使用しないので、唯一この要件は適用されません。

reset_n がメモリ インターフェイス バンク以外に配置されている場合は、VRP は必要ありません。

追加情報は、『UltraScale アーキテクチャ FPGA メモリ IP 製品ガイド』 (PG150) を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=MIG%20Ultrascale

DCI カスケードを使用するデザイン :


DCI カスケードは、2133Mbps 以下で動作するインターフェイスでサポートされます。

PG150 および Memory Interface ウィザードは Vivado 2016.1 のリリースで DCI カスケードのガイドラインが含まれるようにアップデートされる予定です。

『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571) の DCI カスケードに関するすべての規則に従う必要があります。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=UltraScale


改訂履歴

2015/10/30 - DCI カスケードが 2133Mbps 以下でサポートされることを追加

2014/10/20 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
67815 「[Synth 8-4169] error in use clause: package 'vcomponents' not found in library 'xpm'」というエラー メッセージが表示される N/A N/A
67818 Zynq UltraScale+ MPSoC: JTAG/SD ブート モードでの 2016.3 PMUFW の読み込みおよびサンプルの実行 N/A N/A
67819 Zynq UltraScale+ MPSoC: 2016.3 PMUFW、カスタム初期化コードの追加方法 N/A N/A
N/A N/A
67449 High Speed SelectIO Wizard - 同じセットアップのインスタンスを複数作成する方法 N/A N/A
67442 JESD204B - 確実に繰り返し可能なレイテンシを実現するためのシンプルなアプローチ N/A N/A
67440 AXI Bridge for PCI Express Gen3 (Vivado 2016.1) - 「[IP_Flow 19-3505] IP Generation error: Failed to generate IP 'axi_pcie3_0'. Failed to generate 'Examples' outputs:」というエラー メッセージが表示される N/A N/A
N/A N/A
674 SPROMS マーク : XC1700 注文番号 (パーツ番号) と PROM 識別番号が同じパーツで異なる N/A N/A
67544 UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される N/A N/A
67543 Vivado System Generator v2016.2 - Ubuntu 14.04 で System Generator スクリプトを実行しても Matlab が起動しない N/A N/A
67548 ECO : Next Generation FPGA Editor N/A N/A
N/A N/A
67684 UltraScale/UltraScale+ Memory IP - カスタム メモリ パーツ (CSV) を使用する IP を移動すると問題が発生する N/A N/A
6768 Virtex/-E/-II/-II Pro/-4/-5 - Virtex デバイスはホットスワップ可能か N/A N/A
67782 2016.2 - Zynq UltraScale - Linux で PS ENET に高いロードをかけてテストしていると「not whole frame pointed by descriptor」というメッセージが表示される N/A N/A
67780 Ubuntu 14 仮想マシンで BSP 設定を変更しようとすると SDK が応答しなくなる N/A N/A
67787 2015.4 Vivado - インプリメンテーション設定を変更するとビットストリーム tcl.post 設定がドロップされる N/A N/A
N/A N/A
N/A N/A
67414 Zynq UltraScale+ MPSoC: 2016.2/2016.1 FSBL が ZCU102 ボードに PMU_FW を SD ブート モードで読み込むことができない N/A N/A
67412 Zynq UltraScale+ MPSoC: 2016.2 FSBL、DDR ECC 初期化機能を追加 N/A N/A
67416 2016.1 PetaLinux - インストーラーによりターゲット インストール パスにサブディレクトリが追加されてしまう N/A N/A
N/A N/A
67922 UltraScale RLDRAM3 - TG_MAX_NUM_OF_ITER_ADDR パラメーターに大きな値を設定してテストを実行すると Advanced Traffic Generator (ATG) でデータ比較エラーが検出される N/A N/A
67923 2016.2 PetaLinux Zynq UltraScale+ MPSoC: MACB ドライバーの GMII2RGMII N/A N/A
N/A N/A
67041 Soft Error Mitigation (SEM) IP - Vivado IP インテグレーター (IPI) での UltraScale SEM IP の使用 N/A N/A
67045 HDMI RX Subsystem - HDMI コアを HDCP なしで DVI 専用モードで使用した場合、DDC 信号を接続する必要があるか N/A N/A
67043 JESD204 v6.1, v6.2, v7.0 and JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - Defaults to DFE Equalisation mode N/A N/A
67044 JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - TXDIFFCTRL low default value N/A N/A
6704 3.1i Design Manager - How do I specify files (EDN, EDF, VHD, VER, SCH, etc.) to be automatically copied to my version or revision subdirectories for maintenance? N/A N/A
67141 シミュレーション ライブラリ - UltraScale および UltraScale+ で UNIMACRO ライブラリを使用できるか N/A N/A
67147 7 Series Transceivers Wizard - カンマ アライメントが [Start from Scratch] テンプレートで使用されている場合、GUI で RXPCOMMAALIGNEN および RXMCOMMAALIGNEN を手動でチェックする必要がある N/A N/A
67144 UltraScale+ PCI Express Integrated Block (Vivado 2016.1) - Virtex 9P デバイスの GT クワッドの位置が不正 N/A N/A
67145 Zynq UltraScale+ MPSoC、Vivado 2016.1 - Vivado Hardware Manager で ZU3 および ZU15 デバイス向けの ILA/IBA コアが見つからない N/A N/A
67142 2016.1 - Simulation - Project Utilities Tcl App update required for Export Simulation N/A N/A
N/A N/A
67280 2016.1 Zynq UltraScale+ MPSoC - FSBL で PMUFW を読み込めない N/A N/A
6728 1.5i SP2 Virtex Map - Crash during map. N/A N/A
67384 Vivado - 「[Place 30-678] Failed to do clock region partitioning」というエラー メッセージが表示される。 N/A N/A
67382 Vivado シミュレーション - Linux 64 ビット OS で ModelSim DE をターゲットにした compile_simlib を使用するとエラーが発生する N/A N/A
67381 2016.1 Vivado Hardware Manager : 一部の UltraScale デバイスに対して間違った IDCODES が Vivado Hardware Manager GUI で表示される N/A N/A
6738 HP 1.5i Install : 1 archive had fatal errors. file #0. bad zipfile offset (lseek): 0 N/A N/A
67895 2016.4 Vivado IP Flows - MicroBlaze ブロックを含むブロック デザイン (BD) をパッケージするときに「CRITICAL WARNING: [IP_Flow 19-4791] Block design with Microblaze subdesign IP 'my_design_microblaze_0_0' should be packaged with the XCI option」というクリティカル警告メッセージが表示される N/A N/A
67892 QuestaSim - 「Fatal: (vsim-12005) Undefined function '_ZN5boost6system15system_categoryEv' introduced from '/Xilinx/VIVADO/Vivado/2016.1/lib/lnx64.o/librdi_commonxillic.so' is being called」という致命的なエラー メッセージが表示される N/A N/A
67893 2016.2 ダウンロード - Windows 10 で Vivado をダウンロードしようとするとブラウザーに「The signature of Xilinx_Vivado_SDK_2016.2_0605_1_Win64.exe is corrupt or invalid」というメッセージが表示される N/A N/A
67890 2016.3 - Vivado シミュレータ - プリコンパイルされた IP インスタンスのスコープが [Scope] ウィンドウに表示されない N/A N/A
67891 UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する N/A N/A
6789 1.5i SpartanXL PAR - Divide by Zero crash N/A N/A
67522 SDDebug および SDRelease ビルドの設定を別々に指定可能 N/A N/A
67523 SDSoC - パフォーマンス見積もりを使用してコマンド ライン引数を実行ファイルへ含める方法 N/A N/A
67520 MIG 7 Series DDR3 - 連続する書き込みトランザクション中に VT トラッキングに使用される周期読み出しが欠落することがある N/A N/A
67528 10G/25G Ethernet Subsystem シミュレーション時間の短縮方法 N/A N/A
67521 SDSoC - SDSoC 2016.2 - リリース ノートおよび既知の問題 N/A N/A
6752 *Obselete* 1.5i JTAG Programmer - SP2 Patch update-9500XL/Win95 error when programming (Error:basut - Check the target power supply is stable...) N/A N/A
67820 Zynq UltraScale+ MPSoC: 2016.3 PMUFW、エラー管理 N/A N/A
67828 Zynq UltraScale+ MPSoC: Linux SPI の割り込みマップ N/A N/A
67825 JESD204 - 初期レーン アライメント N/A N/A
67824 2016.2 Virtex UltraScale+ - クロック配線との PS8 ブロック干渉が適切に考慮されていないためクロック配置プログラムで UltraScale+ デザインを分割できない N/A N/A
67829 JESD204 - データ送信 N/A N/A
N/A N/A
67499 2016.2 Vivado - Vivado で合成済みまたはインプリメント済みデザインを読み込むと、内部例外が発生して「Xgd File 'xc****.xgd' is missing」というエラー メッセージが表示される N/A N/A
67491 High Speed SelectIO Wizard - SLVS IOSTANDARD を選択できない N/A N/A
6749 Virtex コンフィギュレーション - DONE ピンが High にならず、INIT ピンが Low にならない N/A N/A
671 Error cl192 or cl126 while converting a PALASM (PDS) file N/A N/A
67558 Vivado - 「ERROR: [Project 1-589] Checkpoint part '(part name)-es2' is not available. Closest-matching available part(s): (part name)」というエラー メッセージが表示される N/A N/A
67553 2016.2 - SDSoC - ZC706_mem プラットフォームが正しく動作しない N/A N/A
67551 整数範囲を超えても警告またはエラー メッセージが Vivado シミュレータで表示されない N/A N/A
N/A N/A
67651 Zynq UltraScale+ MPSoC, PS DDR - DDR ECC がイネーブルになっているとビデオ クラス トラフィックの速度が低下する可能性がある N/A N/A
N/A N/A
67796 「ERROR: [VRFC 10-449] cannot open file "/afs/xxxx/obsfdacmj4ltsh34hqceamceyrcimraog5opt0hdnxd.sdb" for writing」というエラー メッセージが表示される N/A N/A
67793 MIPI CSI-2 Receiver Subsystem v2.0 (Rev. 1) - 2 つの CSI-2 Receiver Subsystem を 1 つをマスター、もう 1 つをスレーブとして使用すると、video_aresetn でタイミング エラーが発生する N/A N/A
67794 JESD204 - コード グループ同期 N/A N/A
N/A N/A
67013 2016.1 - -ise_install_path オプションを使用すると、compile_simlib で複数のエラーが発生してシミュレーションがエラーになる N/A N/A
67010 Vivado HLS 2016.1 : 完璧なループ例が完璧でないループ例よりもパフォーマンスが悪い N/A N/A
67015 2016.1 - compile_simlib - プログラムが異常終了する (EXCEPTION_ACCESS_VIOLATION) N/A N/A
67012 2016.x Vivado シミュレータ - 既知の問題 N/A N/A
6701 VERILOG-XL - How do I run simulation with Verilog-XL? N/A N/A
67420 PetaLinux 2016.2 の場合に QEMU の Zynq UltraScale+ MPSoC ボード で XEN テストが正しく機能しない N/A N/A
67426 SDSoC - カスタム プラットフォームをターゲットしているときにアプリケーションをデバッグできない N/A N/A
67421 DMA Subsystem for PCI Express (Vivado 2016.2) - 64 ビット BAR のプリフェッチ可能設定 N/A N/A
67422 UltraScale FPGA Gen3 Integrated Block for PCI Express (Vivado 2016.2) - 何度かリセットするとリンク アップ エラーになる N/A N/A
67427 Zynq UltraScale - Zynq UltraScale QEMU で実行している Linux アプリケーションのデバッグ方法 N/A N/A
N/A N/A
679 Obselete : Could not get model for statbar! N/A N/A
67938 2016.X - シミュレーション - ModelSim で XPM をシミュレーションするとエラーが発生する N/A N/A
67936 Vivado - 「ERROR: [Project 1-202] Error writing the XML file 'Z:/eda/myproj/myproj.xpr'」というエラー メッセージが表示される N/A N/A
67933 UltraScale/UltraScale+ Memory IP - カスタム パーツを含むメモリ IP が含まれているプロジェクトをアーカイブして移動するとエラー メッセージが表示される N/A N/A
67931 1G/2.5G Ethernet PCS/PMA or SGMII v15.2 - トランシーバーのないデバイスに対して GUI で [SGMII over LVDS] オプションが有効に設定されない N/A N/A
67939 Soft Error Mitigation (SEM) IP – Vivado 2016.3 での makedata.tcl ファイルの位置 N/A N/A
67930 2016.2 PetaLinux Zynq UltraScale+ MPSoC GEM クロック制御は RX の EMIO クロック用に設定する必要がある N/A N/A
N/A N/A
67098 2016.1 UltraScale インプリメンテーション - UltraScale のクロック配線に対する新しい DRC チェックで誤ってエラーがフラグされる場合がある N/A N/A
67097 Vivado Device Programmer - 2016.1 VU440 BBR のプログラム エラー N/A N/A
6709 FPGA コンフィギュレーション - STARTUP プリミティブを使用する場合に DONE ピンが High にならない N/A N/A
67159 2016.1 Petalinux ツール - ATF を OCM または DDR でビルドする N/A N/A
67157 Zynq UltraScale+ MPSoC: eMMC プログラミング ソリューション N/A N/A
AR# 62483
日付 01/18/2016
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
IP
  • MIG UltraScale
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