AR# 62649


MIG UltraScale - アドレスおよび制御バイト レーンをまったく選択しなくても GUI でコアが生成できてしまう


問題の発生したバージョン : MIG UltraScale v6.0
修正バージョン : (ザイリンクス アンサー 58435) を参照

MIG UltraScale GUI で、[Addr/Cntrl-2] で割り当てをせずそのままにしておくなど、無効なバンク/バイトを選択した状態でもコアが生成されますが、次のようなエラー メッセージが配置の段階で発生することがあります。

[Place 30-687] Expected cell DDR4_1/inst/u_ddr4_mem_intfc/u_ddr4_phy/u_ddr_xiphy/byte_num[0].xiphy_byte_wrapper.u_xiphy_byte_wrapper/I_BITSLICE_LOWER[0].GEN_RXTX_BITSLICE_EN.u_xiphy_bitslice_lower/xiphy_rxtx_bitslice be placed along with its associated I/O.
Please check if the cell is properly connected to any I/O.


有効なバンクおよびバイトが選択されていることを確認するには、MIG I/O プランナーを開き、[Report DRC] を実行します。

DRC エラーが I/O プランナーで検出されない場合は、IP コア生成をそのまま続けてください。

2014/10/29 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 MIG UltraScale - IP Release Notes and Known Issues for Vivado 2014.1 and newer tool versions N/A N/A
AR# 62649
日付 11/05/2014
ステータス アクティブ
種類 既知の問題
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