AR# 63622

UltraScale FPGA Transceivers Wizard v1.5 - リリース ノートおよび既知の問題

説明

このアンサーでは、Vivado Design Suite 2014.4.1 でリリースされた UltraScale FPGA Transceiver Wizard v1.5 のリリース ノートおよび既知の問題を示します。

ソリューション

タイトル : CPLL リセット シーケンス

説明 : UltraScale トランシーバーの CPLL をリセットするには、CPLLPD が使用されます。

Vivado 2014.4.1 および 2015.1 では、ウィザードのリセット シーケンスにより生成される CPLLPD パルスが短すぎ、CPLL がリセットされないことがあります。

影響 : 次を使用している場合は、2015.2 のウィザード/IP にアップデートする必要があります。

影響を受けるデバイス : Kintex UltraScale プロダクション デバイスの GTH、Virtex UltraScale ES2 デバイスの GTH、Virtex UltraScale ES1 および ES2 デバイスの GTY.

影響を受ける IP : 2014.4.1 UltraScale FPGA Transceivers Wizard、2015.1 UltraScale FPGA Transceivers Wizard、および次にリストされる IP

  • Aurora 8B/10B
  • Aurora 64B/66B
  • CPRI
  • DisplayPort
  • Gigabit Ethernet
  • GT Wizard
  • JESD204B
  • PCIe
  • QSGMII
  • SRIO Gen 2

次を使用している場合は影響はありません。

1. Kintex UltraScale ES1 および ES2 デバイスの GTH、Virtex UltraScale ES1 デバイスの GTH を使用している場合は、CPLL キャリブレーション ブロックが使用されるので、影響はありません。

回避策 : なし

修正予定 : 2015.2

CR : 866843

ステータス : 2015.2 でリリースされたコア v1.5 Rev2 で修正


タイトル : ライン レートおよびクロック周波数のコンフィギュレーション オプションが、スピード グレード が -1L の場合の VCCINT=0.90V のオプションの制限を受けていません。

説明 : 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) では、スピード グレードが -1L のデバイスにおいて VCCINT=0.90V の場合と VCCINT=0.95V の場合でさまざまな GTH クロック周波数に異なる範囲が指定されています。

この制限事項はウィザードでは考慮されていません。

回避策 : スピード グレードが -1L で、VCCINT=0.90V で動作することを目標にしているデバイスを、ウィザードでコンフィギュレーションする場合は、トランシーバーの動作制限を確認するため関連データシートを参照してください。

修正予定 : 2015.1

CR : 793735

ステータス : 2015.1 でリリースされたコア v1.5 Rev1 で修正


タイトル : DC カップリングされたリンクの場合、 レシーバー終端電圧は FLOAT のみ

説明 : DC リンク カップリングを使用するウィザード コンフィギュレーションでは、レシーバー終端に必ず FLOAT を選択する必要があります。

これは選択はできますが、現時点ではウィザードで必ず選択しなければならないようにはなっていません。

回避策 : ウィザード コア インスタンスを GUI でカスタマイズする際は、レシーバーの [Termination] フィールド (最初のタブの [Advanced] セクション) で FLOAT を選択するようにしてください。

修正予定 : 2015.3

CR : 851033

ステータス : 2015.3 でリリースされたコア v1.6 で修正


タイトル : 一部の UltraScale エンジニアリング サンプル デバイスで GTH の CPLL リセットが TXOUTCLK を妨害する

説明 : Kintex UltraScale ES1/ES2 および Virtex UltraScale ES1 エンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションで、CPLL が RX データ パスに、そして QPLL が TX データ パスに使用されていても、CPLL をリセットすると TXOUTCLK 信号が妨害されます。

これは、CPLL がどのリソースにクロックを供給しているかに関係なく、CPLL リセット中に TXOUTCLK ソースを一時的に制御する CPLL キャリブレーション プロシージャがあること、およびその操作が原因で発生します。

回避策 : 上記のエンジニアリング サンプル デバイスをターゲットにしている GTH コンフィギュレーションでは、この動作は避けられません。

CPLL が RX リソースのみを駆動するコンフィギュレーションで、CPLL をリセットすると TXOUTCLK がランタイム時に妨害される状況は許容できない場合、TX リソースを起動させる前に、または TX リソースの起動とは別に、CPLL をリセットし、CPLL をロックするようにします。

注記 : この制限については、『UltraScale FPGAs Transceivers Wizard 製品ガイド』 (PG182) v1.6 に追加されています。

AR# 63622
日付 10/16/2015
ステータス アクティブ
種類 リリース ノート
IP