UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 63640

MIG 7 Series - [No Buffer] オプションを選択した場合 sys_clk および ref_clk に create_clock クロック制約を手動で追加する必要がある

説明

問題のあったバージョン : MIG 7 Series v2.3
修正されたバージョン : (ザイリンクス アンサー 54025) を参照してください。

[No Buffer] オプションを選択して MIG 7 Series IP コアを生成すると、MIG IP XDC 制約ファイルに create_clock タイミング制約が追加されません。 

ソリューション

[No Buffer] オプションを選択した場合、最上位 XDC ファイルで sys_clk および ref_clk に create_clock クロック制約を追加して、タイミングが適切に解析されるようにする必要があります。

改訂履歴 :
2015/02/19 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 63640
日付 02/20/2015
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
  • Artix-7
  • Virtex-7
IP
  • MIG 7 Series
このページをブックマークに追加