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AR# 63869

7 シリーズ FPGA GTX/GTH/GTP トランシーバー - SATA プロトコルでの CDR の使用について

説明

SATA リンクの初期化中、トランシーバーは電気的アイドル状態になります。

しかし、RX CDR は RXP/RXN ライン上のデータ遷移を検索し続け、リカバリ クロック (RXOUTCLKPMA) の位相オフセット値が大きくなってしまう可能性があります。


結果的に、RXOUTCLK の周波数が不正になったり、フラット ラインになってしまうことがあり、SATA リンクアップ エラーになります。

このアンサーでは、このエラー コンディションを避けるためのガイドラインを説明します。

ソリューション

SATA リンク初期化中は、RXCDRDHOLD=1'b1 と設定して、CDR をホールド ステートにしておくことを推奨します。

これにより、リセット シーケンス中またはその後に RXOUTCLK が安定します。

RXCDRHOLD は RXELECIDLE が Low になった後にディアサートする必要があります (RX が電気的アイドル状態にあるかどうかを判断するためのアルゴリズムについては (UG476)/(UG482) の「RX Out-of-Band Signaling」を参照)。

RXCDRHOLD を 1'b0 に設定する前に、少なくとも 20 USRCLK サイクル間、RXELECIDLE=LOW の状態を監視することを推奨します。

この推奨内容は SATA 使用ケースに特化した内容です。

CDR は SSC を追跡するように設定されていないため、PCIexpress プロトコル (これも初期化中にトランシーバーを電気的アイドル状態に保持する) はこの問題の影響を受けません。

トランシーバー ユーザー ガイド (UG476)/(UG482) は次のリリースでアップデートされる予定です。

改訂履歴
2015/04/16 - 初版

AR# 63869
日付 05/11/2015
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP
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