AR# 63988

Vivado シミュレータを使用したタイミング シミュレーションの実行方法

説明

合成またはインプリメンテーションの後、タイミング シミュレーションを実行できます。
 
合成後のシミュレーションの段階では、一般的ではありませんが、予想タイミング値を使用してタイミング シミュレーションを実行できます。
 
インプリメンテーション後のシミュレーションの段階では、タイミング シミュレーションは、実際にデバイスにダウンロードされるデザインに一番近いエミュレーションです。

これにより、インプリメント済みデザインが論理およびタイミング要件を満たしており、デバイスで正しく動作することを確認できます。
 
注記 : 合成後およびインプリメンテーション後のタイミング シミュレーションは Verilog でのみサポートされています。
 
VHDL のタイミング シミュレーションはサポートされていません。

このアンサーでは、Vivado IDE およびコマンド ラインから Vivado シミュレータを使用してタイミング シミュレーションを実行する方法について説明します。

ソリューション

Vivado IDE :
 
  1. Vivado プロジェクトで合成またはインプリメンテーションを実行します。
  2. 必要であれば、Vivado シミュレータのシミュレーション設定を指定します。
  3. Flow Navigator から次を選択します。
    [Run Simulation] → [Run Post-Synthesis Timing Simulation]
    または
    [Run Simulation] → [Run Post-Implementation Timing Simulation]
    合成またはインプリメンテーションが正しく実行されている場合にのみ、オプションが使用可能になります。
     
        
          


コマンド ラインからの実行 :
 
  1. デザインの Verilog タイミング シミュレーション ネットリストを生成します。
     
例 :
 
open_checkpoint top.dcp
write_verilog -mode timesim -sdf_anno true top_timesim.v
   2. タイミング遅延がすべてアノテートされた SDF 遅延ファイルを生成します。
 
例 :
 
write_sdf top_timesim.sdf
   3. 個々のファイルまたはプロジェクト ファイルを解析したら、SDF ファイルを適切にアノテートすることによりスナップショットのエラボレーションと生成を行い、その後シミュレーションします。

      Vivado シミュレータ モデルではインターコネクト遅延が使用されます。

      その結果、次に示すように、追加のオプションが正しいタイミング シミュレーションに必要となります。
 
-transport_int_delays -pulse_r 0 -pulse_int_r 0
例 :
 
xvlog top_timesim.v
xvlog testbench.v
xvlog $XILINX_VIVADO/data/verilog/src/glbl.v
xelab -debug typical -maxdelay -L secureip -L simprims_ver -transport_int_delays -pulse_r 0 -pulse_int_r 0 testbench glbl -s top_timesim
xsim top_timesim -gui

Vivado シミュレータの使用およびそのコマンド ライン オプションについては、『Vivado Design Suite ユーザー ガイド : ロジック シミュレーション』 (UG900) を参照してください。

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2015_1/ug900-vivado-logic-simulation.pdf

アンサー レコード リファレンス

マスター アンサー レコード

AR# 63988
日付 05/05/2015
ステータス アクティブ
種類 一般
ツール