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AR# 64188

UltraScale/UltraScale+ Memory IP - sys_rst に set_false_path 制約が適用されていない

説明

問題の発生したバージョン: MIG UltraScale v7.0

修正バージョン: (Xilinx Answer 58435) を参照

古いバージョンの (PG150) には、sys_rst は非同期入力で、コントローラー クロックで最低 20 サイクル間アサートする必要がある、という記述があります。

この 20 クロック サイクルの要件は無視してください。

sys_rst 入力 ポートは同期ロジックを通過する非同期リセットなので、この 20 クロック サイクルの要件は不要です。この記述は、今後 (PG150) から削除される予定です。

この非同期の sys_rst ポートは PRE 入力ピンを MIG IP コアの同期ロジックへ駆動しますが、このパスには set_false_path タイミング制約がありません。

デザインによっては、これが原因でタイミング クロージャが難しくなることがあるので、set_false_path 制約を sys_rst に適用する必要があります。

ソリューション

同期ロジックへの非同期 sys_rst のタイミング パスを無視するには、次の制約例を適用できます。

set_false_path -to [get_pins -hierarchical -filter {NAME =~ *infrastructure/rst*_sync_r*/PRE}]

改訂履歴

2015/04/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 64188
日付 01/02/2018
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP
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