2. サポート
  3. AR# 6440: 2.1i FPGA Editor - IOB components added for probing internal signals are not sorted in the List Window
  4. AR# 64404: UltraScale FPGA Gen3 Integrated Block for PCI Express のデザイン アドバイザリ (Vivado 2015.1、2014.4.1) - デバイス コンフィギュレーション後に PHYSTATUS が PHY 操作に応答しないためにリンク トレーニングされない

AR# 64404

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UltraScale FPGA Gen3 Integrated Block for PCI Express のデザイン アドバイザリ (Vivado 2015.1、2014.4.1) - デバイス コンフィギュレーション後に PHYSTATUS が PHY 操作に応答しないためにリンク トレーニングされない

説明

問題の発生したバージョン : v4.0、v3.1 (Rev2)

修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 57945) を参照


Vivado 2015.1 の UltraScale FPGA Gen3 Integrated Block for PCI Express v4.0 コアおよび 2014.4.1 の v3.1(Rev2) を使用するデザインで、トレーニングが失敗するか、Gen1 スピードにトレーニングされることがあります。

この問題は、デバイスがコンフィギュレーションされた後に、PHYSTATUS が PHY 操作に応答しないことが原因で発生しす。

この状況は、デバイス コンフィギュレーション後の最初の PCIe リセット後に発生します。

そのため、起動時にリセットを 1 回実行するプラットフォームでのみ発生し、起動時に PCIe リセットを 2 回実行するプラットフォームでは発生しません。

この問題は、2015.1 で Kintex UltraScale プロダクション デバイスおよび Virtex UltraScale ES2 デバイス、2014.4.1 で Kintex UltraScale プロダクション デバイスおよび Virtex UltraScale VU95 ES2 デバイスを使用する場合にのみ発生し、2014.4 では発生しません。


ソリューション

これは既知の問題であり、Vivado 2015.2 で修正されています。

次の手順に従って、このアンサーに添付されているパッチをインストールしてください。

  • このパッチは Vivado 2015.1 用です。
  • 添付の ZIP ファイルを任意のディレクトリに解凍します。
  • Vivado 2015.1 を開き、新しいプロジェクトを作成します。
  • IP カタログを開きます。 使用するコアを右クリックし、[IP Settings] を選択します。
  • [Add Repositories] をクリックし、パッチを解凍したディレクトリを指定します。
  • [OK] をクリックします。これでコアを生成できるようになります。
  • コアを既に生成している場合は、コアを右クリックして [Upgrade IP] をクリックします。
  • 別の方法として、MYVIVADO 環境変数でパッチの場所を指定することもできます。

パッチをインストールした後、コアのバージョンは v4.0 (Rev. 1) にります。

改訂履歴
2015/07/03 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR64404_Vivado_2015_1_preliminary_rev1.zip 802 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
57945 UltraScale FPGA Gen3 Integrated Block for PCI Express - リリース ノートおよび既知の問題 N/A N/A
AR# 64404
日付 07/03/2015
ステータス アクティブ
種類 デザイン アドバイザリ
IP
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