DDR4 UltraScale IP では、内部 VREF しかサポートされていません。
DDR3/RLDRAM3/QDRII+ UltraScale IP では、VREF に対して外部と内部の両方のオプションがサポートされています。
VREF 選択は I/O ピン プランニング (Vivado 2015.1 の MIG からは削除されている) に固有であるため、外部または内部を選択するためのオプションが MIG カスタマイズ ツールにありません。
内部または外部 VREF は推奨されていますか。
内部または外部 VREF を使用するためにメモリ インターフェイス I/O を適切に設定するには、何が必要ですか。
内部または外部 VREF に関する推奨事項
UltraScale の内部 VREF 回路には、7 シリーズの内部 VREF 回路が含まれています。
7 シリーズの MIG 内部 VREF 使用でデータ レート制限がありましたが ((Xilinx Answer 42036) を参照)、UltraScale では内部 VREF が推奨されています。
7 シリーズの VREF では、VCCAUX に基づく VREF 値のコース ステップがありました。
これにより、ピン数は節約されても、パフォーマンスは制限されていました。その理由は、電圧の上下に伴って、VCCO では VCCAUX による追跡が行われなかったためです。
VCCO で追跡できないため、MIG 7 Series の内部 VREF のパフォーマンス制限されることになりました。
UltraScale には、DDR4 読み出し VREF トレーニングに対する VREF のより詳細なソリューションを含め、内部 VREF に行われた変更点がいくつも含まれています。
さらに、内部 VREF は VCCO 供給に基づいており、VCCO での追跡が可能になっています。
内部 VREF は、PCB およびパッケージのインダクタンスとキャパシタンスに影響されません。
デザインにおけるこれらの変更により、内部 VREF で最高のパフォーマンスが実現されるようになりました。
内部または外部 VREF を設定する手順
内部 VREF は DDR4 に必要であるため、UltraScale IP は自動的に、内部 VREF を使用するように設定されます。
下で説明する制約にリストされている VREF 値は、DDR4 PODL12 I/O では使用されません。
DDR4 の場合、初期値はデフォルトで 0.84V に設定されます。
Vivado 2015.2 でリリースされた MIG 7.1 以降では、最大インターフェイス パフォーマンスを実現するために、キャリブレーション ロジックによってこの電圧が必要に応じて調整されます。
DDR3、RLDRAM3、および QDRII+ UltraScale IP に対しては、次の手順に従う必要があります。
1. 『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571) に説明されている外部または内部 VREF のボード要件に従います。
https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf
2. 内部 VREF を使用するには、入力を含む FPGA バンクに、バンクと電圧を指定する制約が必要になります。
これは、手動で XDC に追加するか、または I/O ピン プランナーを使用して入力できます (詳細は、『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) の「INTERNAL_VREF 制約の作成」を参照)。
DDR3 SSTL15 の場合の例は、次のとおりです。
set_property INTERNAL_VREF 0.750 [get_iobanks 45]
RLDRAM3 SSTL12 の場合の例は、次のとおりです。
set_property INTERNAL_VREF 0.600 [get_iobanks 45]
QDRII+ HSTL_I の場合の例は、次のとおりです。
set_property INTERNAL_VREF 0.750 [get_iobanks 45]
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 58435 | UltraScale/UltraScale+ Memory IP - リリース ノートおよび既知の問題 | N/A | N/A |