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AR# 64569

KC705 ユーザー ガイド UG810 (v1.6.1) - UG810 の USB UART ピン制約が Vivado 2015.1 の part0_pins.xml ボード ファイルと一致しない

説明

『Kintex-7 FPGA 用 KC705 評価ボード ユーザー ガイド』 (UG810) v1.6.1 の「付録 C : マスター制約ファイル リスト」では、次のように示されています。

 

64569-1.jpg





しかし、ユーザー PC の Vivado インストール ディレクトリ (下に示すデフォルト パス) にある KC705 ボードのピン制約ファイルを確認すると、USB UART ピン割り当てが次のようになっています。

 

 

pin index="93" name ="USB_CTS" iostandard="LVDS" loc="L27"
pin index="94" name ="USB_TX" loc="K24"
pin index="95" name ="USB_RX" loc="M19"
pin index="96" name ="USB_RTS" iostandard="LVCMOS25" loc="K23"

 

(C:\Xilinx\Vivado\2015.1\data\boards\board_files\kc705\1.2\part0_pins.xml)

注記 : pin index が 94 および 95 の IOSTANDARD は、コンポーネント rs232_uart で定義されます。

IOSTANDARD は、FPGA ピンに対するオプションの属性で、コンポーネント (非 FPGA) レベルのピン属性によって常に上書きされます。

 

USB_TX および USB_RX ピン割り当て制約に対する (UG810) の XDC リストは、part0_pins.xml ファイルのものと一致しません。


(UG810) の付録 C では、USB_TX ピンは M19、USB_RX ピンは K24 になっています。

 
part0_pins.xml ファイルでは、USB_TX ピンは K24、USB_RX ピンは M19 になっています。

ソリューション

axi_uartlite IP によってインプリメントされるのは TX および RX ポートのみであるため、FPGA の RTS および CTS ピンは使用されません。

ザイリンクスから入手できる KC705 ハードウェア資料に示されているネット名は一致しており、USB UART CP2103 コンポーネント機能の観点から名前が付けられています。
 
  • 『Kintex-7 FPGA 用 KC705 評価ボード ユーザー ガイド』 (UG810) : ug810_KC705_Eval_Bd.pdf
  • KC705 回路図 (XTP132) : kc705_Schematic_xtp132_rev1_1.pdf
  • KC705 XDC ファイル (XTP132) : kc705-ucf-xdc-rdf0150-rev1-0.zip (KC705_Rev1_0_U1.ucf.xdc)
 
 
(UG810) の表 1-20 の「Function」列は、次のようになっています。
64569-2.jpg




 
USB_TX という名前の回路図ネットは FPGA U1 ピン M19 に接続されますが、このピン M19 の FPGA IP axi_uartlite 機能は RX です。

同様に、USB_RX という名前の回路図ネットは FPGA U1 ピン K24 に接続されますが、このピン K24 の FPGA IP axi_uartlite 機能は TX です。
 
part0_pins.xml ファイルの制約は、FPGA の axi_uartlite IP の観点から名前が付けられているため、ハードウェア資料の観点とは逆になっています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45934 Kintex-7 FPGA KC705 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 64569
日付 06/09/2015
ステータス アクティブ
種類 一般
デバイス
Boards & Kits
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