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AR# 64856

UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要

説明

このデザイン アドバイザリは、UltraScale DDR4/DDR3 IP に関するものです。 

『LogiCORE IP UltraScale アーキテクチャ FPGA メモリ インターフェイス ソリューション製品ガイド』 (PG150) および『UltraScale アーキテクチャ PCB デザイン ユーザー ガイド』 (UG583) に記述されているボード ガイドラインには、DDR3 RESET# または DDR4 RESET_N ピンの推奨事項が含まれていません。 

このデザイン アドバイザリでは、RESET# および RESET_NT にプルダウンが必要であることを示します。

ソリューション

RESET# および RESET_N 信号は終端しないでください。

DDR3 および DDR4 JEDEC 規格では、メモリ初期化中に RESET# および RESET_N を Low にする必要があります。 

このプルダウンには 4.7kΩ の抵抗を使用し、GND に接続することをお勧めします。

初期化中、RESET# または RESET_N がプルダウンされる代わりに終端されていると、SDRAM が予期しないステートに初期化されることがあります。

DDR4 では、SDRAM がテスト モードになり、キャリブレーションが電源を切って入れ直す 1 つのサイクルでは同様に動作し、別のサイクル後にはエラーとなります。

このプルダウンに関する情報は、PG150 および UG583 の次のリリースに含められる予定です。

改訂履歴
2015/07/06 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33566 DDR3、DDR2、DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII、DDRII コアを含む MIG のデザイン アドバイザリ N/A N/A
AR# 64856
日付 07/03/2015
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
IP
  • MIG UltraScale
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