このアンサーでは、特定のザイリンクス PCI Express コアだけに関連していない、一般的な PCI Express のアンサーの一覧を示します。
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このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター
次は、1 つまたは複数のザイリンクス PCI Express コアに該当するレコードの一覧です。
アンサーのほとんどは Virtex-5、Spartan-6、および Virtex-6 PCI Express コアに対するものですが、一般的なものもあるため、最新版のコアに適用します。
| (Xilinx Answer 18329) | PCI Express ソリューションをザイリンクス デバイスにインプリメントする際のクロック周波数 |
| (Xilinx Answer 19006) | PCI Express コアでサポートされる仮想チャネルの数について |
| (Xilinx Answer 33251) | アプリケーション ノート XAPP859 のデザインで属性フィールドが 0 以外に設定されているメモリ読み出し要求に対して受信される完了パケットが不正 |
| (Xilinx Answer 33918) | Virtex-6、Spartan-6 FPGA および Block Plus Integrated Block Wrappers for PCI Express - シミュレーション例に含まれるルート ポート モデルとテストベンチでメモリまたは I/O トランザクションがユーザー側のインターフェイスに渡されない |
| (Xilinx Answer 34248) | MSI 割り込みがホスト側で受信されない |
| (Xilinx Answer 34777) | デバイスがシステムで認識されない |
| (Xilinx Answer 34800) | FPGA コンフィギュレーションに関連した問題 |
| (Xilinx Answer 34806) | システムにある PCI Express デバイスの診断ツール |
| (Xilinx Answer 34871) | JTAG を使用したデバイスのコンフィギュレーション |
| (Xilinx Answer 34873) | trn_lnk_up_n および trn_reset_n を使用したシステム認識およびリンク トレーニング問題のデバッグ方法 |
| (Xilinx Answer 35000) | 通常のリンク操作中の FPGA のリコンフィギュレーション、電力の削除、カードの削除 |
| (Xilinx Answer 35033) | システムでデバイスが認識されるが問題がある |
| (Xilinx Answer 35034) | 完了タイムアウトによりシステムが停止する |
| (Xilinx Answer 35412) | ピン配置の変更 |
| (Xilinx Answer 35722) | Project Navigator への PCI Express コアの追加方法 |
| (Xilinx Answer 35748) | trn_trem_n を間違って使用すると不正に生成された TLP が送信されることがある |
| (Xilinx Answer 35913) | 1 回のメモリ読み出し要求で複数の完了が送信される |
| (Xilinx Answer 36049) | TRN ユーザー アプリケーション インターフェイスに関する質問 |
| (Xilinx Answer 36063) | NAK が前に応答したパケットで出力される |
| (Xilinx Answer 36137) | trn_reset_n (AXI の場合は user_reset_out) がディアサートされていて、trn_lnk_up_n (AXI の場合は user_lnk_up_n) がアサートされている |
| (Xilinx Answer 36207) | シミュレーション設定とライセンスに関する質問 |
| (Xilinx Answer 36208) | コンフィギュレーション トラフィックに関するシミュレーションの質問 |
| (Xilinx Answer 36215) | BAR レジスタを読み出すとすべて 0 が返される |
| (Xilinx Answer 36325) | ASPM をオフにする方法 |
| (Xilinx Answer 36785) | サポートされるシミュレータ |
| (Xilinx Answer 37007) | cfg_err_posted_n をディアサートし、cfg_err_ur_n をアサートするとき、サポートされないビットが設定されない |
| (Xilinx Answer 37063) | PCI Express 用のドライバー |
| (Xilinx Answer 37180) | 拡張タグ フィールドをサポートするようコアをコンフィギュレーション |
| (Xilinx Answer 37406) | PCIe エミュレーション後に FPGA をリコンフィギュレーション |
| (Xilinx Answer 37472) | Integrated Block for PCI Express のメモリ (または MIM) インターフェイスでパケットを読み出す方法 |
| (Xilinx Answer 37497) | リンク制御 2 レジスタでのターゲット リンク スピード レジスタの設定 |
| (Xilinx Answer 37517) | ユーザー ガイドで推奨されている GTP/GTX ロケーションのみを使用すべきか |
| (Xilinx Answer 37752) | ユーザー入力が trn_clk または user_clk_out と完全に揃えられたときのシミュレーション問題 |
| (Xilinx Answer 37817) | Gen 2 で使用される TS1/TS2 順序セットの予約ビットの Gen 1 エンドポイントでの処理方法 |
| (Xilinx Answer 38064) | TLP に複数のエラーが発生している場合 |
| (Xilinx Answer 38430) | リンク トレーニング関連のシミュレーションについての質問 |
| (Xilinx Answer 38447) | メモリ読み出しが 0xFFFFFFFF になる |
| (Xilinx Answer 38491) | ザイリンクス PCIe Integrated Block コアのパフォーマンス値が記載されている資料の入手先 |
| (Xilinx Answer 38542) | TRN インターフェイスのパケット レイテンシの計算方法 |
| (Xilinx Answer 38548) | シミュレーション トラフィックに関する質問 |
| (Xilinx Answer 38552) | trn_tdst_rdy_n が恒久的にディアサートされる |
| (Xilinx Answer 38988) | カードを強制的に狭いリンク幅にトレーニングする方法(レーンを減少する方法) |
| (Xilinx Answer 39380) | レシーバー検出問題 |
| (Xilinx Answer 39720) | コアへのリセット送信後のコンフィギュレーション スペースのビヘイビア |
| (Xilinx Answer 40310) | プリフェッチ可能なビットとは |
| (Xilinx Answer 41151) | リンクに 8b10b エラーがある |
| AR# 65176 | |
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| 日付 | 01/28/2016 |
| ステータス | アクティブ |
| 種類 | 一般 |
| IP |
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