2. サポート
  3. AR# 6524: 2.1i FPGA Editor - Not every command is saved to .scr, .out, and .log files.
  4. AR# 65242: MIPI CSI-2 Receiver Subsystem - Vivado ツール 2015.3 バージョン以降のリリース ノートおよび既知の問題

AR# 65242

MIPI CSI-2 Receiver Subsystem - Vivado ツール 2015.3 バージョン以降のリリース ノートおよび既知の問題

説明

このアンサーでは、MIPI CSI-2 Receiver Subsystem のリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

MIPI CSI-2 Receiver Subsystem ページ:

https://japan.xilinx.com/products/intellectual-property/ef-di-mipi-csi-rx.html

ザイリンクス フォーラム:
テクニカル サポートは、Video IP ボードをご活用ください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリスト:

  • Subsystem または IP - Vivado に含まれるコアの変更ログ ファイルを参照。
  • Subsystem または IP - 下の変更ログのリンクをクリック。
  • スタンドアロン ソフトウェア ドライバー - ザイリンクス SDK に含まれる Doxygen ドライバーの変更ログを参照。
  • スタンドアロン ソフトウェア ドライバー - Github ソフトウェア ドライバー リポジトリ

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

表 1: バージョン対照表

コアのバージョンVivado のバージョンIP 変更ログIP パッチ
v4.12019.2(Xilinx Answer 72923)(Xilinx Answer 73100)
v4.0 (Rev. 2)2019.1.1(Xilinx Answer 72494)
v4.0 (Rev. 1)2019.1(Xilinx Answer 72242)
v4.02018.3(Xilinx Answer 71806)
v3.0 (Rev 3)2018.2(Xilinx Answer 71212)
v3.0 (Rev. 2)2018.1(Xilinx Answer 70699)
v3.0 (Rev. 1)2017.4(Xilinx Answer 70386)
v3.02017.3(Xilinx Answer 69903)
v2.2 (Rev. 1)2017.2(Xilinx Answer 69326)(Xilinx Answer 69431)
v2.22017.1(Xilinx Answer 69055)
v2.1 (Rev. 1)2016.4(Xilinx Answer 68369)
v2.12016.3(Xilinx Answer 68021)
v2.0 (Rev. 1)2016.2(Xilinx Answer 67345)
v2.02016.1(Xilinx Answer 66930)
v1.02015.3(Xilinx Answer 65570)

一般的なガイダンス

次の表に、MIPI CSI-2 Receiver Subsystem を使用する際の一般的なガイダンスを含むアンサーを示します。

表 2: 一般的なガイダンス

アンサー番号タイトル
(Xilinx Answer 71582)MIPI D-PHY RX または MIPI CSI-2 RX でライン レートが高い場合にパケット破損がレポートされる
(Xilinx Answer 68416)MIPI CSI-2 RX Subsystem で各仮想チャネルごとに異なるピクセル形式を選択する方法
(Xilinx Answer 70308)MIPI CSI-2 アプリケーション サンプル デザインを生成するのに必要なライセンス
(Xilinx Answer 69322)キャリブレーション モードを Auto に変更した後、Vivado でインプリメンテーション エラーが発生する

既知の問題および修正された問題

次の表に、Vivado 2015.3 でリリースされた MIPI CSI-2 Receiver Subsystem v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 3: IP

アンサー番号タイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 73373)Vivado 2019.2 で生成した MIPI CSI-2 RX Subsystem で一部のラインが生成されないv4.1なし
(Xilinx Answer 73099)RAW8 およびユーザー定義のデータ型を使用した各フレームの最初の行で、TLAST および TUSER[0] パルスを複数生成できるv4.1なし
(Xilinx Answer 71708)Windows OS で MIPI のサンプル デザインを合成できないv3.0 (Rev3)v4.0
(Xilinx Answer 69531)MIPI DPHY RX をシミュレーションすると system_rst_in に対して「ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin」という警告メッセージが表示されるv2.2 (Rev.1)v3.0
(Xilinx Answer 70581)UltraScale+ デバイスをターゲットにすると MIPI RX IP で SoT/ECC/CRC エラーが発生するのはなぜですか。v3.0 (Rev. 1)v3.0 (Rev.2)
(Xilinx Answer 69441)クロック/データ スキュー キャリブレーションが Auto/Fixed に設定されている MIPI CSI-2 Receiver がインプリメント中にエラーになるv2.1 (Rev.1)v3.0
(Xilinx Answer 69057)MIPI DPHY RX IP または MIPI CSI-2 RX サブシステムから SOTsynchs エラーが発生するv2.1 (Rev.1)v2.2
(Xilinx Answer 67960)Vivado IDE の OOC モードで IP をインプリメントするとクリティカル警告 (Vivado 12-1433) が表示されるv2.1なし
(Xilinx Answer 67793)2 つの CSI-2 Receiver Subsystems の 1 つをマスター、もう 1 つをスレーブとして使用した場合に video_aresetn のタイミングが問題となるv2.0 (Rev. 1)v2.1
(Xilinx Answer 66994)デザインに複数の MIPI CSI-2 Receiver Subsystem をインスタンシエートすると、vfb_v1_0_2_viv_fifo_gen.v に関するクリティカル警告が表示されます。v2.0v2.0 (Rev. 1)
(Xilinx Answer 65741)IP MIPI CSI-2 Receiver Subsystem v1.0 - Vivado のエラボレーション モードでデザインを開くと「[Designutils 20-1280]」というエラー メッセージが表示されるv1.0v2.0

表 4: ソフトウェア ドライバー

アンサー番号タイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 69649)自動生成された xparameters.h ファイルにエラーがあるという BSP コンパイル メッセージが表示されるのはなぜかv1.1 (Rev.3)v2.0


改訂履歴
2019/02/28(Xilinx Answer 73373) を既知の問題リストに追加
2019/12/092019.2 用に IP パッチを追加 (Xilinx Answer 73100) (Xilinx Answer 73099)
2019/11/13バージョン対照表に Viado 2019.2 までの IP バージョンを追加。
2019/01/18一般ガイダンスに (Xilinx Answer 71582) を追加
2019/01/11(Xilinx Answer 71708) を既知の問題および修正された問題の表に追加
2018/04/13(Xilinx Answer 69469)、(Xilinx Answer 68416) および (Xilinx Answer 69531) を追加
2018/04/04バージョン対照表に v3.0 (Rev.2) と (Xilinx Answer 70581) を追加
2018/03/02(Xilinx Answer 70308)
2018/02/20バージョン対照表に v3.0 および v3.0 (Rev.1) を追加
2017/07/07(Xilinx Answer 69441) を追加
2017/06/20バージョン対照表に v2.2 (Rev.1) および (Xilinx Answer 69322) を追加
2017/04/05バージョン対照表に v2.1 (Rev.1) および v2.2 を追加し、(Xilinx Answer 69057) を追加
2016/10/05バージョン対照表に v2.0 (Rev.1) および v2.1 を追加し、(Xilinx Answer 67793) および (Xilinx Answer 67960) を追加
2016/04/06バージョン対照表に v2.0 を追加し、(Xilinx Answer 66994) を追加
2015/10/20(Xilinx Answer 65741) を追加
2015/09/30初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
56852 ザイリンクス マルチメディア、ビデオ、および画像ソリューション センター - 主な問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
65741 IP MIPI CSI-2 Receiver Subsystem v1.0 - Vivado のエラボレーション モードでデザインを開くと「[Designutils 20-1280]」というエラー メッセージが表示される N/A N/A
66994 MIPI CSI-2 Receiver Subsystem v2.0 - デザインに複数の MIPI CSI-2 Receiver Subsystem をインスタンシエートすると vfb_v1_0_2_viv_fifo_gen.v に関するクリティカル警告が表示される N/A N/A
67793 MIPI CSI-2 Receiver Subsystem v2.0 (Rev. 1) - 2 つの CSI-2 Receiver Subsystem を 1 つをマスター、もう 1 つをスレーブとして使用すると、video_aresetn でタイミング エラーが発生する N/A N/A
67960 MIPI CSI-2 Receiver Subsystem v2.1 - Vivado IDE の OOC モードで IP をインプリメントするとクリティカル警告 (Vivado 12-1433) が表示される N/A N/A
69057 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - MIPI DPHY RX IP または MIPI CSI-2 RX Subsystem から SOTSynchs エラーが生成されるのはなぜか N/A N/A
68810 2016.4 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - Patch Updates for the LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) N/A N/A
69322 LogiCORE IP MIPI CSI-2 RX Subsystem - キャリブレーション モードを Auto に変更した後、Vivado でインプリメンテーション エラーが発生する N/A N/A
69431 2017.2 LogiCORE IP MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) - LogiCORE IP MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) のパッチ アップデート N/A N/A
69441 MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) - クロック/データ スキュー キャリブレーションが Auto/Fixed に設定されている MIPI CSI-2 Receiver がインプリメント中にエラーになる N/A N/A
69525 MIPI CSI-2 TX Subsystem - EOF はどのように生成されるのか N/A N/A
69530 LogiCORE MIPI D-PHY および MIPI CSI-2 RX Subsystem - MIPI D-PHY RX ライン レートの設定にはどれくらいのマージンがあるか N/A N/A
69766 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - MIPI D-PHY TX を使用すると、レーン間の SoT 信号にスキューが見られる N/A N/A
70196 LogiCORE IP MIPI D-PHY v4.0 - 7 シリーズ デバイスでは自動キャリブレーションと外部 IDELAYCTRL を使用する合成デザインで高速レーンが未接続のままになる N/A N/A
70308 MIPI CSI-2 Receiver Subsystem - MIPI CSI-2 アプリケーション サンプル デザインを生成するのに必要なライセンス N/A N/A
70581 LogiCORE IP MIPI D-PHY Controller v4.0 (rev.1) (または MIPI CSI-2 Receiver Subsystem v3.0 (Rev. 1)) - UltraScale+ デバイスをターゲットにすると MIPI RX IP で SoT/ECC/CRC エラーが発生する N/A N/A
68416 LogiCORE IP MIPI CSI-2 RX Subsystem - MIPI CSI-2 RX Subsystem で各仮想チャネルに異なるピクセル フォーマットを選択する方法 N/A N/A
69531 LogiCORE MIPI D-PHY v3.1, MIPI CSI-2 Rx Subsystem v2.2 (Rev. 1) - MIPI DPHY RX をシミュレーションしていると「ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin'' on system_rst_in」という警告メッセージが表示される N/A N/A
69649 MIPI CSI-2 RX Subsystem、MIPI CSI-2 TX Subsystem および MIPI DSI Transmitter Subsytem - 自動生成された xparameters.h ファイルにエラーがあるという BSP コンパイル メッセージが表示されるのはなぜか N/A N/A
71708 LogiCORE IP MIPI CSI-2 Receiver Subsystem v3.0 (rev.3) - Windows OS で MIPI のサンプル デザインを合成できない N/A N/A
71582 2018.2 LogiCORE IP MIPI D-PHY v4.1 (rev.1) MIPI CSI-2 RX Subsystem v3.0 (rev.3) - MIPI D-PHY RX または MIPI CSI-2 RX Subsystem でライン レートが高いときにパケット破損がレポートされる N/A N/A

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AR# 65242
日付 03/05/2020
ステータス アクティブ
種類 リリース ノート
デバイス
IP