問題の発生したバージョン: DDR3 v5.0
修正バージョン: (Xilinx Answer 69036) を参照
提供の example_tb testbench を使用して UltraScale DDR3 シミュレーションを実行すると、メモリ モデルで次のようなエラーがフラグされます。
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3151266.0 ps ERROR: tIS violation on ADDR 4 by 35.0 ps
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3151266.0 ps ERROR: tIS violation on ADDR 6 by 35.0 ps
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3151266.0 ps ERROR: tIS violation on ADDR 8 by 35.0 ps
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3176972.0 ps ERROR: tIS violation on ADDR 10 by 35.0 ps
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3703942.0 ps ERROR: CWL = 9 is illegal @tCK(avg) = 1071.076172
# sim_tb_top.mem_model_x8.memModel[0].u_ddr3_x8.main: at time 3836756.0 ps ERROR: tIS violation on BA 0 by 35.0 ps
DRAM クロックの立ち上がりエッジでアドレス/バンクがトグルしていることが違反内容であり、モデルでは tIS 違反とレポートされます。
しかしモデルでは、DESELECT コマンドにおける違反とフラグされ、アドレス/バンクに対してはdon't care (ドント ケア) となっています。
これらのメッセージは無視しても問題ありません。
改訂履歴
| 2015/09/30 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 69036 | UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 | N/A | N/A |