AR# 65493

UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる

説明

問題の発生したバージョン: DDR4 v1.0、DDR3 v1.0

修正バージョン: DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は (Xilinx Answer 69036) を参照

フル バンク間にハーフ バンクが含まれるターゲット FPGA に 3 つより多くバンクが隣接している必要のある DDR4/3 コンフィギュレーションを生成しようとすると、次のようなエラー メッセージが表示されます。

[#undef] There are certain ports which are still unassigned as per the selected data width 72, design generation can be done correctly once all the bytes/sites are assigned.

3 つより多くバンクが隣接している必要のあるコンフィギュレーション:

  1. 80 ビット インターフェイス
  2. 72 ビット、デュアル スロット、デュアル ランク インターフェイス

このエラーが発生するデバイスの例は、xcku095-ffvb2104-3-e です。これには、右列に 5 つの隣接したバンク (65、66、67、68、69) が含まれ、ハーフ バンク (68) が間に含まれます。

ソリューション

このコンフィギュレーションは有効ですが、DDR4/3 ウィザードではハーフ バンクが隣接したバンクとしてカウントされないために、IP の生成でエラーになります。

この問題は、Vivado 2016.1 で修正される予定です。

それまでにアシスタンスが必要な場合は、サービス リクエストを開いてください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69036 UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題 N/A N/A
69035 UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題 N/A N/A
AR# 65493
日付 01/16/2018
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP