AR# 65940

UltraScale FPGA Gen3 Integrated Block for PCI Express/UltraScale+ FPGA Integrated Endpoint Block for PCI Express - Tandem およびデバッグ ハブの問題

説明

Tandem をイネーブルにした UltraScale FPGA Gen3 Integrated Block for PCI Express コアおよび MIG またはデバッグ IP を含むデザインをインプリメントすると、次のようなエラー メッセージが表示されます。

[DRC 23-20] Rule violation (HDTC-12) CONFIG cells must be in stage one - Configuration cell 'dbg_hub/inst/N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst' is not marked as a stage 1 cell.This cell must be added to stage 1 or removed from your design.You may also need to add additional driving logic to stage 1 as dictated by the desired design behavior.To add this cell to stage 1, please do the following: 
        set_property HD.TANDEM 1 [get_cells dbg_hub/inst/N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]
        add_cells_to_pblock [get_pblocks -of_object [get_sites CONFIG_SITE_X0Y0]] [get_cells dbg_hub/inst/N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]

Tandem をイネーブルにした UltraScale+ Devices Integrated Block for PCI Express コアおよび MIG またはデバッグ IP を含むデザインをインプリメントすると、次のようなエラー メッセージが表示されます。

[DRC HDTC-12] CONFIG cells must be in stage one: Configuration cell 'dbg_hub/inst/BSCANID.u_xsdbm_id/SWITCH_N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst' is not marked as a stage 1 cell.This cell must be added to stage 1 or removed from your design.You may also need to add additional driving logic to stage 1 as dictated by the desired design behavior.To add this cell to stage 1, please do the following:
    set_property HD.TANDEM_IP_PBLOCK Stage1_Main [get_cells dbg_hub/inst/BSCANID.u_xsdbm_id/SWITCH_N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

この問題を解決するには、Tcl ファイルを作成し、それを [Implementation] の [Place Design (place_design)] セクションの [tcl.pre*] フィールドに追加して、次のオプション 1 またはオプション 2 の内容を Tcl ファイルに追加します。

 


 

オプション 1 (UltraScale): 一般的なアプローチ

set master_cfg_site [get_sites -of_objects [get_slrs -filter {IS_MASTER==true}] -filter {NAME =~ CONFIG_SITE_*}]
set bscan_cells [get_cells -hierarchical -filter { PRIMITIVE_TYPE =~ CONFIGURATION.BSCAN.*} ]
set_property HD.TANDEM 1 $bscan_cells
add_cells_to_pblock [get_pblocks -of_objects [get_sites $master_cfg_site]] $bscan_cells

 

オプション 1 (UltraScale+): 一般的なアプローチ

set bscan_cells [get_cells -hierarchical -filter { PRIMITIVE_TYPE =~ CONFIGURATION.BSCAN.*} ]
set_property HD.TANDEM_IP_PBLOCK Stage1_Main $bscan_cells

 

または

オプション 2 (UltraScale) エラー メッセージにリストされている制約を使用する

set_property HD.TANDEM 1 [get_cells dbg_hub/inst/N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]
add_cells_to_pblock [get_pblocks -of_object [get_sites CONFIG_SITE_X0Y0]] [get_cells dbg_hub/inst/N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]

 

オプション 2 (UltraScale+) エラー メッセージにリストされている制約を使用する

set_property HD.TANDEM_IP_PBLOCK Stage1_Main [get_cells dbg_hub/inst/BSCANID.u_xsdbm_id/SWITCH_N_EXT_BSCAN.bscan_inst/SERIES7_BSCAN.bscan_inst]

 

注記: インクリメンタル フローでは、RCI (read_checkpoint -incremental) の前にコマンドを実行します。

Revision History:

 

  • 2015/11/11 - 初版
  • 2019/02/25 - UltraScale+ サポートを追加、誤植を修正

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34536 ザイリンクス PCI Express ソリューション センター N/A N/A
57945 UltraScale FPGA Gen3 Integrated Block for PCI Express - リリース ノートおよび既知の問題 N/A N/A
AR# 65940
日付 08/15/2019
ステータス アクティブ
種類 一般
IP