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AR# 66183

Zynq UltraScale+ MPSoC Processing System IP - リリース ノートおよび既知の問題

説明

このアンサーでは、Zynq UltraScale+ MPSoC Processing System IP のリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴


Zynq UltraScale+ MPSoC Processing System IP ページ:

http://japan.xilinx.com/products/intellectual-property/zynq-ultra-ps-e.html

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
初期リリース2015.2
1.02015.2.1
1.0 (Rev1)2015.3
1.0 (Rev2) 2015.4
1.12016.1
1.22016.2
2.02016.3


一般的なガイダンス

次の表に、Zynq UltraScale+ MPSoC IP を使用する際の一般的なガイダンスを含むアンサーを示します。

アンサータイトル
(Xilinx Answer 55248)Vivado タイミング制約と IP 制約 - IP に「CRITICAL WARNING: [Vivado 12-259] No clocks specified, please specify clocks」または「CRITICAL WARNING: [Vivado 12-1387] No valid object(s) found for set_max_delay」というクリティカル警告が表示される
(Xilinx Answer 65467)Zynq UltraScale+ MPSoC - ブートおよびコンフィギュレーション
(Xilinx Answer 64375)Xilinx Zynq UltraScale+ MPSoC ソリューション センター
TBD
Zynq UltraScale+ MPSoC - シリコン リビジョンの相違点
(Xilinx Answer 66071)Zynq UltraScale+ MPSoC デバイスのデザイン アドバイザリのマスター アンサー


既知の問題および修正された問題

次の表に、Vivado 2015.4 でリリースされた v1.0(Rev 2) 以降の Zynq UltraScale+ MPSoC の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル適用バージョン
バージョン
適用バージョン
バージョン
(Xilinx Answer 67861)Zynq UltraScale+ MPSoC Processing System のデザイン アドバイザリ - Vivado 2016.2 以前のバージョンからのアップデート方法
2016.3なし
(Xilinx Answer 68184)
PS LPDDR4 デバイスで psu_init 初期化が終了しない 2016.3
(Xilinx Answer 65982) Zynq UltraScale+ MPSoC、Vivado 2015.4 - PS DDR3/DDR4/LPDDR4 のパッチおよび GTR トランシーバーのサポート2015.42016.1
(Xilinx Answer 66218)Zynq Ultrascale+ MPSoC Processing System IP - psu_int.c と psu_init.tcl の相違が原因で psu_init フローが機能しない2015.42016.1
(Xilinx Answer 66219)Zynq Ultrascale+ MPSoC Processing System IP - JTAG モードでプロセッサ ブロック レベルのソフトウェア制御リセット レジスタでプロセッサをリセットから除外する方法2015.42016.1
(Xilinx Answer 66295)Zynq UltraScale+ MPSoC Processing System IP - PS-PL AXI インターフェイスが 64 または 32 ビット幅 (または M_AXI_HP0_LPD の場合 128 ビット) で正しく機能しない 2015.42016.3
(Xilinx Answer 66220)Zynq UltraScale+ MPSoC Processing System IP - PS+PL デザインでリセット信号を使用する方法 2015.42016.1
(Xilinx Answer 66223)Zynq UltraScale+ MPSoC Processing System IP - DDR に対してデフォルト コンフィギュレーションを含む不正な DRC が表示される2015.42016.1
(Xilinx Answer 66224)Zynq UltraScale+ MPSoC Processing System IP - プロジェクトを VHDL に設定すると Zynq UltraScale+ MPSoC ラッパーの作成中に構文エラーが表示される (PS のみのデザイン)2015.42016.1
(Xilinx Answer 66225) Zynq UltraScale+ MPSoC SDK - 指定したマスターからアクセスできるようにメモリにセグメントが作成されている場合に発生する、ソフトウェア (SDK) へのハンドオフに関する問題2015.42016.1
(Xilinx Answer 66226) Zynq UltraScale+ MPSoC、SDK - MicroBlaze 用のアプリケーションを PS DDR をコード実行メモリとして作成するとエラーが発生する2015.42016.1
(Xilinx Answer 66227) Zynq UltraScale+ MPSoC Processing System IP - スレーブ インターフェイスでの分割クロックの使用2015.42016.1
(Xilinx Answer 66247)Zynq Ultrascale+ MPSoC Processing System IP - Windows と Linux ホストで若干異なる PS 電力値がレポートされる2015.42016.1
(Xilinx Answer 66045)Zynq UltraScale+ MPSoC - MIO の使用時に UART MODEM 信号を EMIO に接続する方法2015.42016.1
(Xilinx Answer 66571)Zynq UltraScale+ MPSoC - PS DDR トポロジを使用した Processor System IP の GUI 制限2015.42016.1


改訂履歴

2015/12/12 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64375 ザイリンクス Zynq UltraScale+ MPSoC ソリューション センター N/A N/A
63538 Vivado Design Suite 2015 - 既知の問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
55248 Vivado タイミング制約と IP 制約 - IP に「CRITICAL WARNING: [Vivado 12-259] No clocks specified, please specify clocks」または「CRITICAL WARNING: [Vivado 12-1387] No valid object(s) found for set_max_delay」というクリティカル警告が表示される N/A N/A
65467 Zynq UltraScale+ MPSoC - ブートおよびコンフィギュレーション N/A N/A
64375 ザイリンクス Zynq UltraScale+ MPSoC ソリューション センター N/A N/A
66071 Design Advisory Master Answer Record for Zynq UltraScale+ MPSoC Devices N/A N/A
66218 Zynq UltraScale+ MPSoC Processing System IP - psu_int.c と psu_init.tcl 間に違いがあるため、psu_init フローが機能しない N/A N/A
66219 Zynq Ultrascale+ MPSoC Processing System IP - JTAG モードでプロセッサ ブロック レベルのソフトウェア制御リセット レジスタでプロセッサをリセットから除外する方法 N/A N/A
66220 Zynq UltraScale+ MPSoC Processing System IP - PS+PL デザインでリセット信号を使用する方法 N/A N/A
66224 Zynq UltraScale+ MPSoC Processing System IP - プロジェクトを VHDL に設定すると Zynq UltraScale+ MPSoC ラッパーの作成中に構文エラーが表示される (PS のみのデザイン) N/A N/A
66225 Zynq UltraScale+ MPSoC SDK - 指定したマスターからアクセスできるようにメモリにセグメントが作成されている場合に発生する、ソフトウェア (SDK) へのハンドオフに関する問題 N/A N/A
66226 Zynq UltraScale+ MPSoC、SDK - MicroBlaze 用のアプリケーションを PS DDR をコード実行メモリとして作成するとエラーが発生する N/A N/A
66227 Zynq UltraScale+ MPSoC Processing System IP - スレーブ インターフェイスでの分割クロックの使用 N/A N/A
65982 Zynq UltraScale+ MPSoC、Vivado 2015.4 - PS DDR3/DDR4/LPDDR4 のパッチおよび GTR トランシーバーのサポート N/A N/A
66247 Zynq Ultrascale+ MPSoC Processing System IP - Windows と Linux ホストで若干異なる PS 電力値がレポートされる N/A N/A
66295 Zynq UltraScale+ MPSoC Processing System IP - PS-PL AXI インターフェイスが 64 または 32 ビット幅 (または M_AXI_HP0_LPD の場合 128 ビット) で正しく機能しない N/A N/A
66223 Zynq UltraScale+ MPSoC Processing System IP - DDR に対してデフォルト コンフィギュレーションを含む不正な DRC が表示される N/A N/A
66045 Zynq UltraScale+ MPSoC、Vivado 2015.4 : MIO の使用時に UART MODEM 信号を EMIO に接続する方法 N/A N/A
66571 Zynq UltraScale+ MPSoC、 Vivado 2015.4 - Processor System IP GUI での PS DDR トポロジに関する制限 N/A N/A
68184 Zynq UltraScale+ MPSoC - PS LPDDR4 デバイスで psu_init 初期化が終了しない N/A N/A
AR# 66183
日付 11/10/2016
ステータス アクティブ
種類 リリース ノート
デバイス
  • Zynq UltraScale+ MPSoC
ツール
  • Vivado Design Suite - 2015.4
  • Vivado Design Suite - 2016.2
  • Vivado Design Suite - 2016.1
  • Vivado Design Suite - 2016.3
IP
  • Zynq UltraScale+ MPSoC Processing System
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