AR# 67225

UltraScale/UltraScale+ Memory IP - CLOCK_DEDICATED_ROUTE BACKBONE 制約が IP によって自動で生成されない

説明

問題の発生したバージョン: DDR4 v2.0 (Rev. 1)、DDR3 v1.2 (Rev. 1)、RLDRAM3 v1.2 (Rev. 1)、QDRII+ v1.2 (Rev. 1)、QDRIV v1.1 (Rev. 1)

修正バージョン: (Xilinx Answer 58435) を参照

PG150 には、[No Buffer] オプションが使用されていない場合、メモリ IP が CLOCK_DEDICATED_ROUTE BACKBONE 制約を自動で生成する旨が記載されています。この制約の追加が確認できない理由を教えてください。

ソリューション

これは既知の問題で、次の構文を使用して手動で CLOCK_DEDICATED_ROUTE BACKBONE 制約を追加することで解決できます。

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr3_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

注記: [No Buffer] オプションを使用する場合、CLOCK_DEDICATED_ROUTE BACKBONE 制約は必ず手動で適用する必要があります。詳細は、PG150 を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig;v=latest;d=pg150-ultrascale-memory-ip.pdf

改訂履歴

2016/05/13 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 MIG UltraScale - IP Release Notes and Known Issues for Vivado 2014.1 and newer tool versions N/A N/A
AR# 67225
日付 12/20/2017
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP