問題の発生したバージョン: v1.1 Rev1 (Vivado 2016.2)
修正バージョンおよびその他の既知の問題: (Xilinx Answer 65751)
デフォルト以外の GT ロケーションを選択して、xcvu9p-flgc2104 および xcvu9p-flga2577 に対して UltraScale+ PCI Express Integrated Block コアを生成し、サンプル デザインを開くと、次のようなエラー メッセージが表示されます。
Failed to generate IP 'pcie4_uscale_plus_0'. Failed to generate 'Any Language Examples' outputs:
このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) | ザイリンクス PCI Express ソリューション センター |
これは既知の問題であり、今後のコアのリリースで修正される予定です。Vivado 2016.2 の場合は、このアンサーに添付されている緊急パッチをインストールしてください (説明は下を参照)。
方法 1:
方法 2:
注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。 これはコアのレイテンシの問題です。
改訂履歴
2016/08/16 - 初版
タイトル | サイズ | ファイルタイプ |
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AR67712_Vivado_2016_2_preliminary_rev1.zip | 799 KB | ZIP |
AR# 67712 | |
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日付 | 11/01/2016 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |