AR# 68582

Zynq UltraScale+ MPSoC: PS DDR ECC が有効になっていると 2016.4 FSBL がハングする

説明

Vivado 2016.4 以降、ECC が有効のときに上位 2GB の DDR が初期化される機能が追加されています。

しかし、この機能のため FSBL がハングします。ハングを回避するにはどうしたらよいですか。

ソリューション

これは、すべての 64 ビット アドレスが xparameters.h 内で 32 ビット (PCIe、DDR) に切り捨てられるという Windows での問題によるもので、その結果、上位 DDR ECC の初期化中に FSBL がハングします。

Linux ホストにはこの問題の影響はありません。

回避策として、xparameters.h を次のように手動で変更します。

 

変更前

/* Definitions for peripheral PSU_DDR_1 */
#define XPAR_PSU_DDR_1_S_AXI_BASEADDR 0x00000000
#define XPAR_PSU_DDR_1_S_AXI_HIGHADDR 0x7FFFFFFF
 

変更後

/* Definitions for peripheral PSU_DDR_1 */
#define XPAR_PSU_DDR_1_S_AXI_BASEADDR 0x800000000
#define XPAR_PSU_DDR_1_S_AXI_HIGHADDR 0x87FFFFFFF

この問題は、Vivado 2017.1 以降で修正されています。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
68211 Zynq UltraScale+ MPSoC - ECC の使用時 FSBL によって最初の 2 GB よりも上の PS DDR が初期化されず、プログラム例外が発生する N/A N/A
AR# 68582
日付 05/04/2017
ステータス アクティブ
種類 一般
デバイス
ツール