AR# 68794

LogiCORE IP SMPTE UHD-SDI v1.0 (Rev. 3) 2016.4 - UHD-SDI コアの EDH TX パスでタイミング エラーが発生する

説明

Vivado 2016.4 の UHD-SDI コア v1.0 Rev 3 の一部のインプリメンテーション run の EHD TX パスで、タイミング エラーが発生しています。

これは一部の run で起きていて、コアによって選択されたロジック配線パスに左右されます。

これらの EDH パスすべてに対し既にマルチサイクル パス制約がありますが (次を参照)、この既存制約はこれらのパスをすべてカバーしているわけではないようです。

次は、v_smpte_uhdsdi_rxtx_core.xdc の UHD-SDI コアのタイミング制約です。

set EDHcells [get_cells -hier -regexp -filter {IS_PRIMITIVE && IS_SEQUENTIAL} .*EDH.*]

set_multicycle_path -setup -from $EDHcells 10
set_multicycle_path -hold -from $EDHcells 9

次は発生するタイミング エラーの 1 つです。 

リストされている要件は 3.3 ns で、ソースは txoutclk です。しかし、TX EDH は 3.3 ns クロックで制約する必要がなく、マルチサイクル パス制約に割り当てることができます。RX EDH パス制約の場合と同じです。

Name Path 201
Slack -0.044ns
Source uhdsdi_demo/sdi_4ch_rxtx/genblk1[0].sdi_wrapper_support/sdi_wrapper/uhdsdirxtx/inst/TX/TXEDH/EDH_CRC/ff_crc_reg_reg[8]/C (rising edge-triggered cell FDRE clocked by txoutclk_out[0] {rise@0.000ns fall@1.667ns period=3.333ns})
Destination uhdsdi_demo/sdi_4ch_rxtx/genblk1[0].sdi_wrapper_support/sdi_wrapper/uhdsdirxtx/inst/TX/TXEDH/EDH_TX/checksum_reg[8]/D (rising edge-triggered cell FDRE clocked by txoutclk_out[0] {rise@0.000ns fall@1.667ns period=3.333ns})
Path Group txoutclk_out[0]
Path Type Setup (Max at Slow Process Corner)
Requirement 3.333ns (txoutclk_out[0] rise@3.333ns - txoutclk_out[0] rise@0.000ns)

Data Path Delay 3.225ns (logic 1.388ns (43.039%) route 1.837ns (56.961%))
Logic Levels 10 (CARRY8=2 LUT2=1 LUT5=3 LUT6=3 MUXF7=1)
Clock Path Skew -0.180ns
Clock Uncertainty 0.035ns
Clock Net Delay (Source) 2.761ns (routing 1.024ns, distribution 1.737ns)
Clock Net Delay (Destination) 2.404ns (routing 0.935ns, distribution 1.469ns)

ソリューション

これは Vivado 2016.4 の UHD-SDI コア v1.0 Rev3 での問題で、コアで生成される既存制約が TX EDH パスのすべてをカバーしていないようです。

2016.4 のパッチーは (Xilinx Answer 68741) からダウンロード可能です。この問題は、2017.1 で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 68794
日付 05/05/2017
ステータス アクティブ
種類 一般
IP