このアンサーでは、Kintex/Virtex UltraScale+ FPGA および Zynq UltraScale+ MPSoC デバイス ファミリの GTY トランシーバーの TX および RX のレイテンシ値を示します。
TX:
内部データ幅 | 16 | 20 | 32 | 40 | 64 | 80 | コメント | ||||||
最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | ||
TX ファブリック インターフェイス | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | TX_FABINT_USRCLK_FLOP = 1b1 (デフォルトは 0) の場合、* の値を倍にする。非同期ギアボックス (ギアボックス FIFO) の使用時は丸カッコ内の数字を適用する。 | ||||||
16 | 32 | 20 | 40 | 32 | 64 | 40 | 80 | 64 | 128 | 80 | 160 | ||
16* | 48 | 20* | 60 | 32* | 96 | 40* | 120 | 64* | 192 | 80* | 240 | ||
(33*) | (99) | (66*) | (198) | ||||||||||
128, 160 | 128, 160 | 64 ビット ブリッジ オプションが設定されている PCIe Gen4 の場合の TX ファブリック インターフェイス レイテンシ。標準操作中にこの 2 つの値の間でレイテンシが変わる。 | |||||||||||
PCIe 128B/130B エンコーダー | 96 - 126 | バイパスの場合は 0 | |||||||||||
8B/10B エンコーダー | 20 | 20 | 40 | 40 | バイパスの場合は 0 | ||||||||
同期ギアボックス (レガシ ギアボックス) | 32 - 64 | 32 - 64 | 64 - 128 | 64 - 128 | 128 - 254 | 128 - 254 | 64B66B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。 | ||||||
(64 - 128) | (64 - 128) | (128 - 256) | (128 - 256) | ||||||||||
32 - 66 | 32-66 | 64 - 130 | 64 - 130 | 128 - 257 | 128 - 257 | 64B67B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。 | |||||||
(64 - 132) | (64 - 132) | (128 - 260) | (128 - 260) | ||||||||||
非同期ギアボックス (ギアボックス FIFO) | 309 - 340 | 309 - 340 | 353 - 416 | 353 - 416 | 64B66B のみ - 未使用時は 0 レイテンシ。使用時は、0 レイテンシで TX 位相 FIFO がバイパスされる。デフォルトではない TXGBOX_FIFO_INIT_RD_ADDR (IRA) を使用する場合、(4IRA)*66 UI をレイテンシに追加する。CAUI の数値はこれらの範囲の近似値となることが想定される。 | ||||||||
TX 位相 FIFO | 40 - 56 (56 - 72) | 40 - 56 (56 - 72) | 50 - 70 (70 - 90) | 50 - 70 (70 - 90) | 80 - 112 (112 - 144) | 80 - 112 (112 - 144) | 100 - 140 (140 - 180) | 100 - 140 (140 - 180) | 160 - 224 (224 - 288) | 160 - 224 (224 - 288) | 200 - 280 (280 - 360) | 200 - 280 (280 - 360) | TX FIFO を使用する 。XFIFO_ADDR_CFG = HIGH の場合は丸カッコ内の値を適用する。(デフォルトは LOW) |
16 | 16 | 20 | 20 | 32 (ギアボックス FIFO の使用時は 0) | 32 (ギアボックス FIFO の使用時は 0) | 40 | 40 | 64 (ギアボックス FIFO の使用時は 0) | 64 (ギアボックス FIFO の使用時は 0) | 80 | 80 | TX FIFO をバイパスする。 | |
TX PCS/PMA バウンダリまで | 16 | 16 | 20 | 20 | 32 | 32 | 40 | 40 | 64 | 64 | 80 | 80 | |
シリアライザーまで | 32 | 32 | 40 | 40 | 64 | 64 | 80 | 80 | 128 | 128 | 160 | 160 | TX FIFO またはギアボックス FIFO を使用する: TX XCLK の 2 サイクル (セットアップ マージンを向上させるための追加の Reg ステージ)。 |
8 | 8 | 10 | 10 | 16 | 16 | 20 | 20 | 32 | 32 | 40 | 40 | TX FIFO およびギアボックス FIFO をバイパスする: シリアライザーへの 1/2 サイクル。 | |
PMA | 19 | 19 | 19 | 19 | 29 | 29 | 29 | 29 | 29 | 29 | 29 | 29 | シリアライザー。 |
合計 -- 指定された内部データ幅に対する絶対最小値 | 75 | 89 | 141 | 169 | 253 | 309 | ファブリック インターフェイス (NxN) + TX FIFO バイパス + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。 | ||||||
合計 -- XAUI (8B/10B モード) および TX FIFO | 169 | 229 | 329 | 449 | ファブリック インターフェイス (最小 NxN、最大 2NxN) + 8B10B + TX FIFO (リセット後のレイテンシの変動) + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。 | ||||||||
合計 -- PCIe Gen3 (128B/130B) | 237 - 267 | 237 - 267 | ファブリック インターフェイス (32x32) + 128B/130B エンコーダー + TX FIFO バイパス + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。 |
注記:
1) TXGBOX_FIFO_LATENCY DRP レジスタを使用する
32 ビット ユーザー データ幅および 32 ビット内部データ幅の場合:
TX 非同期ギアボックスのレイテンシ = (DRP 属性 TXGBOX_FIFO_LATENCY から読み出した値) * 1/8 [UI] + 65.5 [UI]
64 ビット ユーザー データ幅および 64 ビット内部データ幅の場合:
TX 非同期ギアボックスのレイテンシ= (DRP 属性 TXGBOX_FIFO_LATENCY から読み出した値) * 1/8 [UI] + 131 [UI]
2) 高ライン レートにはレイテンシの表を使用する
上記表に示す TX および RX のレイテンシに加えて、PMA のレイテンシに対して次を実行します。
例:
TX および RX FIFO をバイパスする場合: 表から、特定のユース ケースで総レイテンシ (TX データパス + RX データパス) が 609.5 UI となり、対象とする動作ライン レートが 10 Gbps の場合、8 UI (1 UI * 8) を追加する必要があります。
したがって、最終的なレイテンシは 609.5 UI + 8 UI = 617.5 UI となります。
RX:
内部データ幅 | 16 | 20 | 32 | 40 | 64 | 80 | コメント | |||||||||
最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | 最小 | 最大 | |||||
PMA | 36.5 | 36.5 | 42.5 | 42.5 | 52.5 | 52.5 | 62.5 | 62.5 | 84.5 | 84.5 | 100.5 | 100.5 | デシリアライザー。 | |||
PMA から PCS まで | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | RX FIFO が使用される | |||
8 | 8 | 10 | 10 | 16 | 16 | 20 | 20 | 32 | 32 | 40 | 40 | RX FIFO バイパス: 1/2 サイクル レイテンシ。 | ||||
内部パラレル ループバック: PCS TX から RX まで | 16 | 16 | 20 | 20 | 32 | 32 | 40 | 40 | 64 | 64 | 80 | 80 | RX FIFO の使用時は内部パラレル ループバック専用。TX の表に記載されている TX PCS/PMA バウンダリから/までのレイテンシ。 | |||
カンマ アライメント | 32 | 55 | 40 | 69 | 64 | 103 | 80 | 129 | 128 | [131] | 160 | [163] | 変動値は複数のモードに対応。XAUI の場合は、丸カッコ内の最小値。PCS シフターを用いた RXSLIDE PMA モードの場合は、角カッコ内の最大値。 | |||
[33] | (60) | [41] | [65] | (120) | [81] | |||||||||||
16 | 16 | 20 | 20 | 32 | 32 | 40 | 40 | 64 | 64 | 80 | 80 | カンマ アライメントなし | ||||
8B/10B デコーダー | 20 | 20 | 40 | 40 | バイパスの場合は 0。 | |||||||||||
PCIe デコーダーおよびブロック アライメント (128B/130B) | 97 - 127 | デコーダーは同期、ただし通常動作時そのレイテンシは絶え間なくこの範囲内で変動する。 | ||||||||||||||
PCIe RX エラスティック バッファー | PCIe セクションの表を参照。 | コンフィギュレーションによって変わる。 | ||||||||||||||
エラスティック バッファー | 24 + 8xML (ML = CLK_COR_ MIN_LAT) |
40 + 8xML (ML = CLK_COR_ MIN_LAT) |
30 + 10xML |
50 + 10xML |
48 + 8xML |
80 + 8xML |
60 + 10xML |
100 + 10xML |
96 + 8xML | 160 + 8xML | 120 + 10xML | 200 + 10xML | バイパスの場合は 0 表の外枠にある、CLK_COR_MIN_LAT に関する重要な注記を参照。 2 バイトの場合: 4 ML 6 (位相のみ) 11 ML 13 (クロック コレクション) **計算には ML = 6 を使用 4 バイトの場合: 8 ML 12 (位相のみ) 23 ML 27 (クロック コレクション) **計算には ML = 12 を使用 8 バイトの場合: 16 ML 24 (位相のみ) **計算には ML = 24 を使用 |
CLK_COR_MIN_LAT の注意事項: CLK_COR_MIN_LAT について表に示した値の範囲は、サンプル レイテンシの範囲を示す目的で用いた簡易ガイドラインである。 FAST MODE の場合は、「位相のみ」。 |
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非同期ギアボックス (ギアボックス FIFO) | 252 - 348 (IRA = 4) | 252 - 348 (IRA = 4) | 372 - 500 (IRA = 3) | 372 - 500 (IRA = 3) | 64B66B のみ - 未使用時は 0 レイテンシ。デフォルトではない RXGBOX_FIFO_INIT_RD_ADDR (IRA) を使用する場合、(デフォルト IRA)*66 UI をレイテンシに追加する。4 は 4 バイトのデフォルト値、3 は 8 バイトのデフォルト値。 | |||||||||||
同期ギアボックス (レガシ ギアボックス) | 16 - 49 | 32 - 97 (32 - 98) | 66 - 193 (64 - 194) | 64B66B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。 | ||||||||||||
16 - 50 | 32 - 98 (32 - 100) | 67 - 196 (64 - 196) | 64B67B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。 | |||||||||||||
RX ファブリック インターフェイス | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ファブリックの幅 | ||||||||||
16 | 32 | 20 | 40 | 32 | 64 | 40 | 80 | 64 | 128 | 80 | 160 | |||||
16* | 48 | 20* | 60 | 32* | 96 | 40* | 120 | 64* | 192 | 80* | 240 | ファブリック インターフェイスのレイテンシ。RX_FABINT_USRCLK_INT = 1b1 (デフォルトは 0) の場合、* の値を倍にする。ギアボックス FIFO の使用時は丸カッコ内の数字を適用する。 | ||||
(33*) | (99) | (66*) | (198) | |||||||||||||
0, 16 | 0, 32 - 33 | 0 | ファブリックのワード幅内にフレームを揃えるために追加でパイプラインを使用しなければならないことがあるため、ギアボックス (RXUSRCLK の 0 または 1 サイクル) の使用時に追加されるレイテンシ。 | |||||||||||||
96, 128 | 96, 128 | 64 ビット ブリッジ オプションが設定されている PCIe Gen4 の場合の RX ファブリック インターフェイス レイテンシ。標準操作中にこの 2 つの値の間でレイテンシが変わる。 | ||||||||||||||
合計 -- 絶対最小値 | 77 | 93 | 133 | 163 | 245 | 301 | PMA (切り上げ) + PMA から PCS まで (FIFO バイパス) + カンマ アライメント バイパス + ファブリック インターフェイス (NxN) | |||||||||
合計 -- XAUI (最高レイテンシ モード) | 233 | 302 | 443 | 572 | PMA (切り上げ) + PMA から PCS まで (ゼロ サイクル セットアップ) + カンマ アライメント (XAUI モード) + 8B/10B + エラスティック バッファー (リセット後のレイテンシの変動) + ファブリック インターフェイス (最小 NxN、最大 2NxN) | |||||||||||
合計 -- PCIe Gen3 (共通クロック モード) | 408 - 501 | PMA (切り上げ) + PMA から PCS まで (エラスティック バッファーを使用) + RXSLIDE PMA モード (カンマ アライメントを使用) + PCIe Gen3 アライン/デコード + PCIe エラスティック バッファー (PPM の変動は除く) + ファブリック インターフェイス (32x32)。 |
注記:
1) RXGBOX_FIFO_LATENCY DRP レジスタを使用する
32 ビット ユーザー データ幅および 32 ビット内部データ幅の場合:
RX 非同期ギアボックスのレイテンシ = (DRP 属性 RXGBOX_FIFO_LATENCY から読み出した値) * 1/8 [UI] + 32 [UI]
64 ビット ユーザー データ幅および 64 ビット内部データ幅の場合:
RX 非同期ギアボックスのレイテンシ = (DRP 属性 RXGBOX_FIFO_LATENCY から読み出した値) * 1/8 [UI] + 63 [UI]
2) COMMA_ALIGN_LATENCY DRP レジスタを使用する
COMMA_ALIGN_LATENCY レジスタを使用して実際のレイテンシを判断する場合、次の数式で求められます。
レイテンシ = 2*内部データ幅 + COMMA_ALIGN_LATENCY レジスタからの DRP 値
3) 高ライン レートにはレイテンシの表を使用する
上記表に示す TX および RX のレイテンシに加えて、PMA のレイテンシに対して次を実行します。
1) TX および RX FIFO をバイパスする場合:
2 Gbps を超えるライン レートでは 1 Gbps 増加するごとに 1 UI レイテンシを PMA レイテンシに追加する必要があります。(TX パス: 0.3 UI、RX パス: 0.7 UI、合計: 1.0 UI)
2) RX FIFO を有効にして TX FIFO をバイパスする場合:
2 Gbps を超えるライン レートでは 1 Gbps 増加するごとに 2 UI レイテンシを PMA レイテンシに追加する必要があります。
例:
TX および RX FIFO をバイパスする場合: 表から、特定のユース ケースで総レイテンシ (TX データパス + RX データパス) が 609.5 UI となり、対象とする動作ライン レートが 10 Gbps の場合、8 UI (1 UI * 8) を追加する必要があります。
したがって、最終的なレイテンシは 609.5 UI + 8 UI = 617.5 UI となります。
AR# 69011 | |
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日付 | 12/10/2018 |
ステータス | アクティブ |
種類 | 一般 |
デバイス |