AR# 69036

UltraScale/UltraScale+ DDR3 - リリース ノートおよび既知の問題

説明

このアンサーでは、DDR3 UltraScale および UltraScale+ コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

 

このリリース ノートおよび既知の問題は、UltraScale および UltraScale+ ベースのデバイスでサポートされるプログラマブル ロジック DDR3 IP コアを対象としています。

DDR3 IP ページ
https://japan.xilinx.com/products/intellectual-property/ddr3.html

ザイリンクス フォーラム:

テクニカル サポートは、メモリ インターフェイス ボードをご活用ください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは、次の場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

 

表 1: バージョン対照表

DDR3 バージョンVivado ツールのバージョン
v1.4 (Rev. 9)2020.1
v1.4 (Rev. 8)2019.2
v1.4 (Rev. 7)2019.1
v1.4 (Rev. 6)2018.3
v1.4 (Rev. 5)2018.2
v1.4 (Rev. 4)2018.1
v1.4 (Rev. 3)2017.4
v1.4 (Rev. 2)2017.3
v1.4 (Rev. 1)2017.2
v1.42017.1
v1.3 (Rev. 1)2016.4
v1.32016.3
v1.2 (Rev. 1)2016.2
v1.22016.1
v1.12015.4
v1.02015.3
v7.12015.2
v7.02015.1
v6.12014.4
v6.02014.3
v5.0 (Rev. 1)2014.2
v5.02014.1

UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび動作周波数のリストについては、メモリ ソリューションのページの [外部メモリインターフェイス] のセクションを参照してください。

 

サポートされている DDR3 メモリ デバイスの完全リストについては、このアンサーに添付されている memory_device_support_ddr3.xlsx を参照してください。

サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 (UG973) を参照してください。

既知の問題および修正された問題

表 2 に、UltraScale ファミリ DDR3 IP に対する既知の問題および修正された問題を示します。

 

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 2: 既知の問題および修正された問題

 

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 73715)UltraScale/UltraScale+ DDR3/DDR4 IP - RDIMM を使用して自動更新を使用するロック IP を Vivado 2020.1 以降で使用する場合はアップグレードする必要があるv1.4 (Rev. 9)修正予定なし
(Xilinx Answer 73714)UltraScale/UltraScale+ Memory IP - 以前のバージョンの Vivado でロックされた IP を 2020.1以降で使用するとインプリメンテーション中またはハードウェアでエラーが発生するv1.4 (Rev. 9)修正予定なし
(Xilinx Answer 73068)UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合があるv1.3 (Rev.1)v1.4 (Rev. 9)
(Xilinx Answer 73052)UltraScale/UltraScale+ DDR3/DDR4 IP - 「[Mig 66-119] PHY Core Regeneration & Stitching Failed」というエラー メッセージが表示されるv1.0未修正
(Xilinx Answer 72789)UltraScale/UltraScale+ DDR3/DDR4 IP - 高周波数保存/復元サイクルを複数回実行する場合のガイドラインv1.3修正予定なし
(Xilinx Answer 72582)UltraScale Memory IP - 航空宇宙グレードの Kintex UltraScale XQRKU060 デバイス バイト プランナーでエラー、またはバンク 46 またはバンク 25 で MIG 66-99 エラーが発生するv2.2 (Rev. 7)v1.4 (Rev. 9)
(Xilinx Answer 71531)UltraScale/UltraScale+ DDR4 DDR3 の保存後復元機能で、マルチビットの ECC エラーが発生するv2.2 (Rev. 5)v1.4 (Rev.6)
(Xilinx Answer 69071)UltraScale/UltraScale+ DDR4/DDR3 IP - NCSIM の UNISIM モデルまたは ncinitialize オプションを使用したシミュレーションで予期せぬ結果になるv1.3 (Rev.1)修正予定なし
(Xilinx Answer 67956)UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定v1.3v1.4
(Xilinx Answer 66927)UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになるv1.3v1.3 (Rev.1)
(Xilinx Answer 67544)UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出されるv1.2v1.3
(Xilinx Answer 67891)UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生するv1.2 (Rev.1)v1.3
(Xilinx Answer 67455)UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからないv1.2 (Rev.1)v1.3
(Xilinx Answer 66937)UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになるv1.2なし
(Xilinx Answer 65083)UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがないv1.0v1.2 (Rev.1)
(Xilinx Answer 66794)UltraScale DDR3 - Dynamic ODT 設定が原因で Vivado 2015.3 または 2015.4 を使用したときにデュアル ランクまたはデュアル スロット コンフィギュレーションで書き込みエラーが発生する場合があるv1.0v1.2
(Xilinx Answer 66560)UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する v1.1v2.0
(Xilinx Answer 65950)UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがあるv1.0v1.2
(Xilinx Answer 65421)UltraScale DDR3 - DDR3 example_tb testbench をシミュレーションすると、ADDR および BA で tIS メモリ モデル違反が発生するv5.0v1.2
(Xilinx Answer 65493)UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになるv1.0v1.1
(Xilinx Answer 65790)UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされないv1.0v1.1
(Xilinx Answer 65652)UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続されるv1.0v1.1
(Xilinx Answer 65372)UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生するv1.0v1.2
(Xilinx Answer 64856)UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要v5.0v7.1
(Xilinx Answer 62086)UltraScale DDR4/DDR3 - パフォーマンス トラフィック ジェネレーターが ROW COLUMN BANK のアドレス マッピングでしか機能しないv5.0 (Rev. 1)v1.2
(Xilinx Answer 65261)UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しないv7.1v1.0
(Xilinx Answer 64775)UltraScale DDR3 - DDR3 シミュレーション中に tZQinit 違反が発生するv7.1v1.0
(Xilinx Answer 64773)MIG UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っているv7.0v1.0
(Xilinx Answer 63787)UltraScale DDR3 - CAS レイテンシ = 9 および CAS 書き込みレイテンシ = 7 の場合に sg125 スピード グレードの Micron メモリ モデルを使用するとシミュレーションでエラーが発生するv7.0v1.0
(Xilinx Answer 63852)UltraScale DDR3 - HR バンクを使用する場合 reset_property コマンドを用いてすべてのポートの output_impedance をアップデートする必要があるv7.0なし
(Xilinx Answer 64655)UltraScale DDR3 - パッチ - IP の生成でデュアル ランク DDR3 RDIMM のアドレス ミラーリングが不正に有効になるv7.0v7.1
(Xilinx Answer 64010)UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがあるv7.0v7.1
(Xilinx Answer 64146)UltraScale DDR3 - 16 Gb および 8 Gb の DDR3 TwinDie パーツに対しシミュレーション警告メッセージが表示されるv7.0v7.1
(Xilinx Answer 64063)UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされるv7.0v7.1
(Xilinx Answer 63789)UltraScale DDR3 - (HR バンクのみ) スピード グレード -2/-3 でサポートされているデータ レートの中で最高値をターゲットにしている場合、ターゲット データ レートよりもスピード グレードが 1 つ上のメモリ パーツをターゲットにする必要があるv7.0v7.1
(Xilinx Answer 63261)UltraScale/UltraScale+ DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示されるv6.1v7.0
(Xilinx Answer 63596)UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性があるv6.1v7.0
(Xilinx Answer 63240)MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っているv6.1v7.0
(Xilinx Answer 62930)UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性があるv6.1v7.0
(Xilinx Answer 62776)UltraScale DDR4/DDR3 - ECC 故障注入が機能しないv6.1v7.0
(Xilinx Answer 60528)UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できないv5.0v7.0
(Xilinx Answer 62321)UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正v5.0v6.1
(Xilinx Answer 62050)UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるかv5.0v6.1
(Xilinx Answer 61909)UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明v6.0v6.1
(Xilinx Answer 61901)UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生するv5.0 (Rev. 1)なし
(Xilinx Answer 61129)UltraScale DDR3 - 「ERROR: tCK(avg) minimum violation」というエラー メッセージが表示されるv5.0 (Rev. 1)v6.0
(Xilinx Answer 61988)UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがあるv6.0v6.1
(Xilinx Answer 59948)UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性があるv5.0v5.0 (Rev. 1)

改訂履歴

2017/04/18DDR3 用に別のアンサー レコードを作成
2017/06/122017.2 用のアップデート、(Xilinx Answer 68028)(Xilinx Answer 69291) を追加
2017/06/22(Xilinx Answer 69324) を追加
2017/07/31デバッグのリンクを (Xilinx Answer 68937) にアップデート
2017/09/182017.3 用にフォーマットおよび内容をアップデート
2017/11/292017.4 用にアップデート
2018/03/132018.1 用にアップデート
2018/09/202018.3 用にアップデート
2019/05/022019.1 用にアップデート
2019/09/19(Xilinx Answer 72789) および (Xilinx Answer 72582) を追加し、2019.2 用にアップデート
2019/11/04アンサー 69071 を追加
2019/11/19アンサー 73052 を追加
2020/03/26デザイン アドバイザリ アンサー 73052 を追加
2020/05/27AR73714、AR73715 を追加し 2020.1用にアップデート

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 MIG UltraScale - IP Release Notes and Known Issues for Vivado 2014.1 and newer tool versions N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
67956 UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定 N/A N/A
66927 UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになる N/A N/A
67544 UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される N/A N/A
67891 UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する N/A N/A
67455 UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからない N/A N/A
65083 UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがない N/A N/A
66794 UltraScale DDR3 - Dynamic ODT 設定が原因で Vivado 2015.3 または 2015.4 を使用したときにデュアル ランクまたはデュアル スロット コンフィギュレーションで書き込みエラーが発生する場合がある N/A N/A
65950 UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがある N/A N/A
65421 UltraScale DDR3 - DDR3 example_tb testbench をシミュレーションすると、ADDR および BA で tIS メモリ モデル違反が発生する N/A N/A
65493 UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる N/A N/A
65790 UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされない N/A N/A
65652 UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続される N/A N/A
65372 UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生する N/A N/A
64856 UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要 N/A N/A
62086 MIG UltraScale DDR4/DDR3 - パフォーマンス トラフィック ジェネレーターが ROW COLUMN BANK のアドレス マッピングでしか機能しない N/A N/A
65261 UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しない N/A N/A
64775 UltraScale DDR3 - DDR3 シミュレーション中に tZQinit 違反が発生する N/A N/A
64773 MIG UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っている N/A N/A
63787 UltraScale DDR3 - CAS レイテンシ = 9 および CAS 書き込みレイテンシ = 7 の場合に sg125 スピード グレードの Micron メモリ モデルを使用するとシミュレーションでエラーが発生する N/A N/A
63852 UltraScale DDR3 - HR バンクを使用する場合 reset_property コマンドを用いてすべてのポートの output_impedance をアップデートする必要がある N/A N/A
64655 UltraScale DDR3 - パッチ - IP の生成でデュアル ランク DDR3 RDIMM のアドレス ミラーリングが不正に有効になる N/A N/A
64010 UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがある N/A N/A
64146 UltraScale DDR3 -16 Gb および 8 Gb の DDR3 TwinDie パーツに対しシミュレーション警告メッセージが表示される N/A N/A
64063 UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされる N/A N/A
63789 UltraScale DDR3 - (HR バンクのみ) スピード グレード -2/-3 でサポートされているデータ レートの中で最高値をターゲットにしている場合、ターゲット データ レートよりもスピード グレードが 1 つ上のメモリ パーツをターゲットにする必要がある N/A N/A
63261 UltraScale DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示される N/A N/A
63596 UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性がある N/A N/A
63240 MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っている N/A N/A
62930 UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性がある N/A N/A
62776 UltraScale DDR4/DDR3 - ECC 故障注入が機能しない N/A N/A
60528 UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない N/A N/A
62321 UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正 N/A N/A
62050 UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるか N/A N/A
61909 UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明 N/A N/A
61129 UltraScale DDR3 - 「ERROR: tCK(avg) minimum violation」というエラー メッセージが表示される N/A N/A
61988 UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがある N/A N/A
59948 UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある N/A N/A
61901 UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生する N/A N/A
60181 UltraScale DDR4/DDR3 - 高データ レートでタイミング違反が発生する場合がある N/A N/A
63022 UltraScale DDR4/DDR3 - アドレス ミラーリングを使用するデュアル ランク DIMM をターゲットとするデザインでハードウェア エラーが発生する N/A N/A
64887 UltraScale DDR4/DDR3 - パッチ - Vivado 2015.2 で 2015.1 MIG (v7.0) IP をインプリメントするとエラーが発生する N/A N/A
64615 UltraScale DDR4/DDR3 - 2015.2 での AXI インターフェイスの性能の向上 N/A N/A
66937 UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになる N/A N/A
66560 UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する N/A N/A
71531 UltraScale/UltraScale+ DDR4 DDR3 の保存後復元機能で、マルチビットの ECC エラーが発生する N/A N/A
71697 UltraScale+ RFSoC DDR4/DDR3/RLDRAM3 - FSVE1156 パッケージで間違ったデータ幅が使用できてしまう N/A N/A
72789 UltraScale/UltraScale+ DDR3/DDR4 IP - 高周波数保存/復元サイクルを複数回実行する場合のガイドライン N/A N/A
72582 UltraScale Memory IP - 航空宇宙グレードの Kintex UltraScale XQRKU060 デバイス バイト プランナーでエラー、またはバンク 46 あるいはバンク 25 で MIG 66-99 エラーが発生する N/A N/A
69071 UltraScale/UltraScale+ DDR4/DDR3 IP - NCSIM の UNISIM モデルまたは ncinitialize オプションを使用したシミュレーションで予期せぬ結果になる N/A N/A
73052 UltraScale/UltraScale+ DDR3/DDR4 IP - 「[Mig 66-119] Phy Core Regeneration & Stitching Failed」というエラー メッセージが表示される N/A N/A
73068 UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合がある N/A N/A
73714 UltraScale/UltraScale+ Memory IP - 前のバージョンの Vivado のロックされた IP を 2020.1 以降で使用するとインプリメンテーション中またはハードウェアでエラーが発生する N/A N/A
73715 UltraScale/UltraScale+ DDR3/DDR4 IP - RDIMM を使用してセルフ リフレッシュを使用するロック IP を Vivado 2020.1 以降で使用する場合はアップグレードする必要がある N/A N/A
AR# 69036
日付 08/25/2020
ステータス アクティブ
種類 リリース ノート
デバイス 詳細 概略
ツール
IP