このアンサーでは、DDR3 UltraScale および UltraScale+ コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
このリリース ノートおよび既知の問題は、 UltraScale および UltraScale+ ベースのデバイスでサポートされるプログラマブル ロジック DDR3 IP コアを対象としています。
DDR3 IP ページ
https://japan.xilinx.com/products/intellectual-property/ddr3.html
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一般情報
サポートされるデバイスは、次の場所から確認できます。
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
表 1: バージョン対照表
| DDR3 バージョン | Vivado のバージョン |
| v1.4 (Rev. 8) | 2019.2 |
| v1.4 (Rev. 7) | 2019.1 |
| v1.4 (Rev. 6) | 2018.3 |
| v1.4 (Rev. 5) | 2018.2 |
| v1.4 (Rev. 4) | 2018.1 |
| v1.4 (Rev. 3) | 2017.4 |
| v1.4 (Rev. 2) | 2017.3 |
| v1.4 (Rev. 1) | 2017.2 |
| v1.4 | 2017.1 |
| v1.3 (Rev. 1) | 2016.4 |
| v1.3 | 2016.3 |
| v1.2 (Rev. 1) | 2016.2 |
| v1.2 | 2016.1 |
| v1.1 | 2015.4 |
| v1.0 | 2015.3 |
| v7.1 | 2015.2 |
| v7.0 | 2015.1 |
| v6.1 | 2014.4 |
| v6.0 | 2014.3 |
| v5.0 (Rev. 1) | 2014.2 |
| v5.0 | 2014.1 |
サポートされている DDR3 メモリ デバイスの完全リストについては、このアンサーに添付されている memory_device_support_ddr3.xlsx を参照してください。
サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 (UG973) を参照してください。
既知の問題および修正された問題
表 2 に、UltraScale ファミリ DDR3 IP に対する既知の問題および修正された問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
表 2: 既知の問題および修正された問題:
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 72789) | UltraScale/UltraScale+ DDR3/DDR4 IP - 高周波数保存/復元サイクルを複数回実行する場合のガイドライン | v1.3 | 修正予定なし |
| (Xilinx Answer 72582) | UltraScale Memory IP - 航空宇宙グレードの Kintex UltraScale XQRKU060 デバイス バイト プランナーでエラー、またはバンク 46 またはバンク 25 で MIG 66-99 エラーが発生する | v2.2 (Rev. 7) | 未修正 |
| (Xilinx Answer 71531) | UltraScale/UltraScale+ DDR4 DDR3 の保存後復元機能で、マルチビットの ECC エラーが発生する | v2.2 (Rev. 5) | v1.4 (Rev. 6) |
| (Xilinx Answer 67956) | UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定 | v1.3 | v1.4 |
| (Xilinx Answer 66927) | UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになる | v1.3 | v1.3 (Rev. 1) |
| (Xilinx Answer 67544) | UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される | v1.2 | v1.3 |
| (Xilinx Answer 67891) | UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する | v1.2 (Rev.1) | v1.3 |
| (Xilinx Answer 67455) | UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからない | v1.2 (Rev.1) | v1.3 |
| (Xilinx Answer 66937) | UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになる | v1.2 | なし |
| (Xilinx Answer 65083) | UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがない | v1.0 | v1.2 (Rev.1) |
| (Xilinx Answer 66794) | UltraScale DDR3 - Dynamic ODT 設定が原因で Vivado 2015.3 または 2015.4 を使用したときにデュアル ランクまたはデュアル スロット コンフィギュレーションで書き込みエラーが発生する場合がある | v1.0 | v1.2 |
| (Xilinx Answer 66560) | UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する | v1.1 | v2.0 |
| (Xilinx Answer 65950) | UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがある | v1.0 | v1.2 |
| (Xilinx Answer 65421) | UltraScale DDR3 - DDR3 example_tb testbench をシミュレーションすると、ADDR および BA で tIS メモリ モデル違反が発生する | v5.0 | v1.2 |
| (Xilinx Answer 65493) | UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる | v1.0 | v1.1 |
| (Xilinx Answer 65790) | UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされない | v1.0 | v1.1 |
| (Xilinx Answer 65652) | UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続される | v1.0 | v1.1 |
| (Xilinx Answer 65372) | UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生する | v1.0 | v1.2 |
| (Xilinx Answer 64856) | UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要 | v5.0 | v7.1 |
| (Xilinx Answer 62086) | MIG UltraScale DDR4/DDR3 - パフォーマンス トラフィック ジェネレーターが ROW COLUMN BANK のアドレス マッピングでしか機能しない | v5.0 (Rev. 1) | v1.2 |
| (Xilinx Answer 65261) | UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しない | v7.1 | v1.0 |
| (Xilinx Answer 64775) | UltraScale DDR3 - DDR3 シミュレーション中に tZQinit 違反が発生する | v7.1 | v1.0 |
| (Xilinx Answer 64773) | MIG UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っている | v7.0 | v1.0 |
| (Xilinx Answer 63787) | UltraScale DDR3 - CAS レイテンシ = 9 および CAS 書き込みレイテンシ = 7 の場合に sg125 スピード グレードの Micron メモリ モデルを使用するとシミュレーションでエラーが発生する | v7.0 | v1.0 |
| (Xilinx Answer 63852) | UltraScale DDR3 - HR バンクを使用する場合 reset_property コマンドを用いてすべてのポートの output_impedance をアップデートする必要がある | v7.0 | なし |
| (Xilinx Answer 64655) | UltraScale DDR3 - パッチ - IP の生成でデュアル ランク DDR3 RDIMM のアドレス ミラーリングが不正に有効になる | v7.0 | v7.1 |
| (Xilinx Answer 64010) | UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがある | v7.0 | v7.1 |
| (Xilinx Answer 64146) | UltraScale DDR3 - 16 Gb および 8 Gb の DDR3 TwinDie パーツに対しシミュレーション警告メッセージが表示される | v7.0 | v7.1 |
| (Xilinx Answer 64063) | UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされる | v7.0 | v7.1 |
| (Xilinx Answer 63789) | UltraScale DDR3 - (HR バンクのみ) スピード グレード -2/-3 でサポートされているデータ レートの中で最高値をターゲットにしている場合、ターゲット データ レートよりもスピード グレードが 1 つ上のメモリ パーツをターゲットにする必要がある | v7.0 | v7.1 |
| (Xilinx Answer 63261) | UltraScale/UltraScale+ DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示される | v6.1 | v7.0 |
| (Xilinx Answer 63596) | UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性がある | v6.1 | v7.0 |
| (Xilinx Answer 63240) | MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っている | v6.1 | v7.0 |
| (Xilinx Answer 62930) | UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性がある | v6.1 | v7.0 |
| (Xilinx Answer 62776) | UltraScale DDR4/DDR3 - ECC 故障注入が機能しない | v6.1 | v7.0 |
| (Xilinx Answer 60528) | UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない | v5.0 | v7.0 |
| (Xilinx Answer 62321) | UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正 | v5.0 | v6.1 |
| (Xilinx Answer 62050) | UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるか | v5.0 | v6.1 |
| (Xilinx Answer 61909) | UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明 | v6.0 | v6.1 |
| (Xilinx Answer 61901) | UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生する | v5.0 (Rev. 1) | なし |
| (Xilinx Answer 61129) | UltraScale DDR3 - 「ERROR: tCK(avg) minimum violation」というエラー メッセージが表示される | v5.0 (Rev. 1) | v6.0 |
| (Xilinx Answer 61988) | UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがある | v6.0 | v6.1 |
| (Xilinx Answer 59948) | UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある | v5.0 | v5.0 (Rev. 1) |
改訂履歴
| 2017/04/18 | DDR3 用に別のアンサー レコードを作成 |
| 2017/06/12 | 2017.2 用にアップデートし、(Xilinx Answer 68028) および (Xilinx Answer 69291) を追加 |
| 2017/06/22 | (Xilinx Answer 69324) を追加 |
| 2017/07/31 | デバッグのリンクを (Xilinx Answer 68937) にアップデート |
| 2017/09/18 | 2017.3 用にフォーマットおよび内容をアップデート |
| 2017/11/29 | 2017.4 用にアップデート |
| 2018/03/13 | 2018.1 用にアップデート |
| 2018/09/20 | 2018.3 用にアップデート |
| 2019/05/02 | 2019.1 用にアップデート |
| 2019/09/19 | (Xilinx Answer 72789) および (Xilinx Answer 72582) を追加し、2019.2 用にアップデート |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 58435 | UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues | N/A | N/A |