AR# 69478

UltraScale+ ファミリのデザイン アドバイザリのマスター アンサー

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このデザイン アドバイザリでは、Kintex UltraScale+ および Virtex UltraScale+ FPGA デザインに影響する問題をリストします。

ソリューション

2019 年 7 月 15 日のデザイン アドバイザリ
(Xilinx Answer 72314)UltraScale HW-SYSMON のデザイン アドバイザリ: I2C インターフェイスで書き込みが偶発的にイネーブルになった場合のセキュリティへの影響[セキュリティ]

2018 年 8 月 13 日のデザイン アドバイザリ

(Xilinx Answer 71371)UltraScale+ GTH GTY I、M、および Q グレードのデザイン アドバイザリ - 温度が極端に上昇するとデータ エラーが発生することがある

2017 年 6 月 19 日のデザイン アドバイザリ

(Xilinx Answer 69152)デザイン アドバイザリ - コンポーネント モード プリミティブを使用した場合 (IOBUF を IOB=TRUE の IDDRE1、ISERDESE3、ODDRE1、OSERDESE3、または FDCE/FDPE/FDRE/FDSE と共に使用) に発生する双方向ロジックの問題を修正する Vivado 2017.1 用パッチ
2017 年 4 月 17 日のデザイン アドバイザリ
(Xilinx Answer 69034)
7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない
 
2017 年 4 月 10 日のデザイン アドバイザリ
(Xilinx Answer 68832)Vivado 2016.4 以前を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE のプログラムに関するデザイン アドバイザリ アンサー[セキュリティ]

2016 年 12 月 19 日のデザイン アドバイザリ
(Xilinx Answer 67645)7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限[セキュリティ]

アンサー レコード リファレンス

サブアンサー レコード

AR# 69478
日付 03/09/2020
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス