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AR# 69510

JESD204 PHY (v2.0) - CPLL が使用されず AXI-Lite が有効でない場合に CPLL_PD の値が正しくなくなる

説明

JESD204 PHY (v2.0) またはそれ以降の使用時に、CPLL が使用されておらず (TX および RX の両方が QPLL を使用するように設定されている)、AXI-Lite インターフェイスが有効でない場合、CPLL_PD はレーン 1 に対してのみ 1 に設定され、そのほかのレーンについては 0 に設定されます。

これにより、レーン 1 を除くすべてのレーンの CPLL に電源が投入されたままになります。

これはデザインの機能には影響しませんが、必要な量よりわずかに多く電流を使用するデザインになることがあります。

ソリューション

この問題を回避するには、JESD204 PHY で AXI-Lite 管理インターフェイスを有効にするだけです。

この方法で、CPLL_PD ビットは、正しいデフォルト値を持つ AXI レジスタ インターフェイス ロジックによって駆動されます。

これは Vivado 2017.3 バージョンの JESD204 PHY (v4.0) で修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
61911 LogiCORE IP JESD204 PHY コア - リリース ノートおよび既知の問題 N/A N/A
AR# 69510
日付 07/26/2017
ステータス アクティブ
種類 一般
IP
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