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AR# 69907

LogiCORE IP Zynq UltraScale+ RF Data Converter - Vivado 2018.1 以降のバージョンでのリリース ノートおよび既知の問題

説明

このアンサーは、Zynq UltraScale+ RF Data Converter LogiCORE IP のリリース ノートで、次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2018.1 以降のツール バージョンで生成されたコアを対象にしています。

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

  • 『Zynq UltraScale+ RFSoC RF Data Converter LogiCORE IP 製品ガイド』
  • Zynq UltraScale+ RFSoC RF Data Converter LogiCORE IP 製品ページ
  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

Zynq UltraScale+ RFSoC: RF Data Converter IP 変更ログ: (Xilinx Answer 69701) もあわせて参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
2.0.12018.2
2.02018.1
1.12017.4
1.12017.3
1.02017.2
1.02017.1


既知の問題および修正された問題

次の表に、Zynq UltraScale+ RF Data Converter LogiCORE IP に関する既知の問題を示します。

アンサータイトル 問題の発生したバージョン修正バージョン
(Xilinx Answer 71077)Zynq UltraScale+ RFSoC: Windows での IP のサンプル デザイン生成問題を修正するための一時パッチv2.0v2.0.1
(Xilinx Answer 70889)Zynq UltraScale+ RFSoC: 内部 PLL が使用され、DAC のサンプリング レートが 6.4 GSPS を超える場合に IP が生成されないv2.0v2.0.1


改訂履歴

2018/04/04 - 初版

AR# 69907
日付 05/16/2018
ステータス アクティブ
種類 一般
デバイス
ツール
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