AR# 70482

UltraScale FPGA Gen3 Integrated Block for PCI Express - よくある質問 (FAQ) およびデバッグ チェックリスト

説明

このアンサーでは、UltraScale FPGA Gen3 Integrated Block for PCI Express IP のよくある質問とデバッグ チェックリストを示します。

この IP に関連しない一般的な PCIe に関するよくある質問およびデバッグ チェックリストは、(Xilinx Answer 69751) を参照してください。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

FAQ:

Q) パフォーマンスの向上を目的とした場合、どのデータ アライメント オプションを使用すべきですか。

A) パフォーマンスが重要なアプリケーションでは、アドレス アライメント モードではなく Dword アライメント モードを使用する必要があります。

 

 

デバッグ チェックリスト:

(Xilinx Answer 69751) を参照してください。

 

バス アナライザー (または AER) における LCRC エラー。NAK の後、リプレイは正しく実行される。

バス アナライザーで LCRC エラーが発生している場合、次の条件が原因として考えられます。

  • ユーザー ロジック エラー
  • Tready および Tvalid が同期していない
  • スロットルを試みたとして Tvalid がディアサートされる
  • 正しくない TKEEP
  • (ストラドル用に) Tuser で SOP/EOP が正しく使用されていない
  • 早期の TLAST

リンク アナライザーを使用すると、コアがパケットを無効にするために EDB オーダード セット (PCIe Gen3 の 0xC0C0C0C0) を送信することがしばしばあります。

リンク パートナーが EDB を受け入れないか EDB を確認できず、パケットに NAK を送信した場合、キューにある次のパケットがリプレイされることがあります。

トレースで確認されることがあるその他の状況は次のとおりです。

  • パケットの後のリンクのリカバリ サイクル
  • セカンダリ パケットのタイプが不明、長さに問題がある
  • データが何度も繰り返される、または実際のパケットでゼロがパディングされる

この問題をさらにデバッグするには、(パケット タイプに基づく) 問題のストリーム インターフェイスに ILA を追加し、LTSSM が Recovery.rcvrcfg の状態でトリガーします。 

トレース時間の後半でトリガーをかけると、ユーザー インターフェイスで不良パケットがキャプチャできるはずです。

その他のデバッグ情報:

 

『UltraScale Devices Gen3 Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG156) の「付録 D: デバッグ」を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie3_ultrascale;v=latest;d=pg156-ultrascale-pcie-gen3.pdf

改訂履歴

2018/04/18: 初版

AR# 70482
日付 07/02/2018
ステータス アクティブ
種類 一般
IP