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AR# 70702

Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート

説明

このアンサーでは、Zynq UltraScale+ MPSoC に搭載されている PS PCIe のドライバーに関する既知の問題と情報を示します。

Zynq UltraScale+ MPSoC に関する PL ルート ポート ソリューション (ドライバーおよび IP の使用法) の情報も含まれます。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

既知の問題

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 69066)Zynq UltraScale+ MPSoC Controller for PCI Express (Vivado 2017.1) - 「Error: hwirq 0x4 is too large for dummy」というエラー メッセージが表示される2017.1

2018.1

(Xilinx Answer 70703)Zynq UltraScale+ MPSoC (Vivado 2017.4) - ルート ポートとして設定された AXI ブリッジ モード (PL PCIe) の DMA/Bridge Subsystem for PCIe 用ドライバーに関する問題の修正 2017.32018.1
(Xilinx Answer 69587)Zynq UltraScale+ MPSoC: Yocto によって生成された PL ペリフェラルにアクセスすると Linux が停止する - PetaLinux で ILA/ハードウェア マネージャーをコアと使用するには bootarg が必要2017.1なし
(Xilinx Answer 71106)Zynq UltraScale+ MPSoC - PL PCIe Root Port Bridge (Vivado 2018.1) - MSI の割り込み処理によりダウンストリーム デバイスがタイムアウトする2018.1なし
(Xilinx Answer 72389)Zynq UltraScale+ MPSoC (Vivado 2019.1) - PL-PCIe Root Port - ドライバーのコンパイルでエラーが発生する2019.1なし。パッチはありません。

その他の情報:

(Xilinx Answer 70854)Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCI Express - PL Bridge Root Port - PL PCIe Root Port ドライバーと使用する際の IP の設定に関するヒント
(Xilinx Answer 65443)DMA Subsystem for PCI Express - Vivado 2015.3 以降のバージョンのリリース ノートおよび既知の問題

DMA/Bridge Subsystem for PCI Express に関するアンサー:

(Xilinx Answer 70706)DMA/Bridge Subsystem for PCI Express (ブリッジ モード/ルート ポート - Vivado 2017.4) - エンドポイントが接続されていないと AXI トランザクション エラーとなる
(Xilinx Answer 71094)Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCIe (AXI ブリッジ モード/ルート ポート - Vivado 2018.1) - AXIBAR2PCIEBAR に 64 ビット アドレスが設定されているとエンドポイント PCIe BAR が正しい位置にエニュメレートされない
(Xilinx Answer 71095)DMA/Bridge Subsystem for PCI Express (ブリッジ モード - Vivado 2017.4) - IP インテグレーターで AXIBAR および AXIBAR_HIGHADDR が正しく設定されず 64 ビット S_AXI アクセス中に DECERR が発生する
(Xilinx Answer 71105)DMA Subsystem for PCI Express (Vivado 2018.1) - ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがある


注記: See (Xilinx Answer 65443) for other related information

デザイン アドバイザリ:

(Xilinx Answer 70838)AXI SmartConnect with PCI Express IP のデザイン アドバイザリ - 相互運用性の問題 - データ要求が拡張されるためにデータ破損が発生する可能性がある

改訂履歴

2018/06/03 - 初版


アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
71094 Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCIe (AXI ブリッジ モード/ルート ポート - Vivado 2018.1) - AXIBAR2PCIEBAR に 64 ビット アドレスが設定されているとエンドポイント PCIe BAR が正しい位置にエニュメレートされない N/A N/A
70854 Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCI Express - PL Bridge Root Port - PL PCIe Root Port ドライバーと使用する際の IP の設定に関するヒント N/A N/A
70706 DMA/Bridge Subsystem for PCI Express (ブリッジ モード/ルート ポート - Vivado 2017.4) - ブリッジ モード - ルート ポート - エンドポイントが接続されていないと AXI トランザクション エラーとなる N/A N/A
71106 Zynq UltraScale+ MPSoC - PL PCIe Root Port Bridge (Vivado 2018.1) - MSI の割り込み処理によりダウンストリーム デバイスがタイムアウトする N/A N/A
71095 DMA/Bridge Subsystem for PCI Express (ブリッジ モード - Vivado 2017.4) - IP インテグレーターで AXIBAR および AXIBAR_HIGHADDR が正しく設定されず 64 ビット S_AXI アクセス中に DECERR が発生する N/A N/A
70703 Zynq UltraScale+ MPSoC (Vivado 2017.4) - ルート ポートとして設定された AXI ブリッジ モード (PL PCIe) の DMA/Bridge Subsystem for PCIe 用ドライバーに関する問題の修正 N/A N/A
71105 DMA Subsystem for PCI Express (Vivado 2018.1) - ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがある N/A N/A
70838 AXI Smartconnect with PCI Express IP のデザイン アドバイザリ - 相互運用性の問題 - データ要求のサイズが拡張されるためにデータ破損が発生する可能性がある N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
65443 DMA Subsystem for PCI Express - Vivado 2015.3 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 70702
日付 05/29/2019
ステータス アクティブ
種類 リリース ノート
IP
  • PS-PCIe
  • DMA for PCI Express (PCIe) Subsystem
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