AR# 71045

2017.3-2018.1 Zynq UltraScale+ MPSoC: DMA/AXI Bridge for PCI Express Subsystem - Bridge Root Port モード - pcie-xdma-pl ドライバー - 上位アドレス空間に AXIBAR0 を設定すると、S_AXIB トランザクションが不完全になる

説明

Zynq UltraScale+ デバイスでは、AXIBAR0 について、上位 64 ビット アドレス空間で下位/上位アドレスを使用する、または上位 64 ビット アドレス空間で AXIBAR2PCIEBAR_0 変換アドレスを使用すると、接続されたエンドポイント デバイスからアドレス変換エラーによる「Unexpected Request」 が返されることがあります。

AXI ユーザー インターフェイスでは、S_AXIB_AR トランザクションは SLVERR-UR として返されます。

s_axib_rresp = 'h3

S_AXIB_AW トランザクションはエンドポイント デバイスで完了しません。

ソリューション

これは、DMA/AXI Bridge for the PCI Express Subsystem を使用する Zynq UltraScale+ MPSoC の既知の問題です。

Root Port モードの AXIBAR0 は、下位 32 ビット アドレス空間で下位アドレスおよび上位アドレスを使用するように設定し、AXIBAR2PCIEBAR_0 変換アドレスも下位 32 ビット アドレス空間になければなりません。

AXIBAR_1 以降は、下位 64 ビット アドレス空間および上位アドレスで設定できます。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

AR# 71045
日付 04/23/2018
ステータス アクティブ
種類 既知の問題
デバイス
ツール 詳細 概略
IP
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